[發(fā)明專利]閃速存儲器及其讀取電路

有效

• 申請?zhí)枺?/td>: 201010203861.1
• 申請日: 2010-06-09
• 公開（公告）號: CN102280129A
• 公開（公告）日: 2011-12-14
• 發(fā)明（設(shè)計）人: 楊光軍
• 申請（專利權(quán)）人: 上海宏力半導(dǎo)體制造有限公司
• 主分類號: G11C7/06
• 分類號: G11C7/06
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 駱蘇華

技術(shù)領(lǐng)域

本發(fā)明涉及閃速存儲器技術(shù)領(lǐng)域，尤其涉及一種閃速存儲器及其讀取電路。

背景技術(shù)

隨著半導(dǎo)體技術(shù)的發(fā)展，各種閃速存儲器(flash?memory)廣泛應(yīng)用于電子系統(tǒng)中。根據(jù)閃速存儲器的接口類型，可以將其劃分為同步閃速存儲器(synchronous?flash?memory)和異步閃速存儲器(asynchronous?flash?memory)，其中同步閃速存儲器的接口電路接收主控電路(controller)的時鐘信號和控制信號，同步產(chǎn)生相應(yīng)的數(shù)據(jù)信號，所述數(shù)據(jù)信號和主控電路的時鐘信號是基本同步的；而異步閃速存儲器的接口電路僅接收主控電路產(chǎn)生的控制信號，并產(chǎn)生相應(yīng)的數(shù)據(jù)信號，因此異步閃速存儲器產(chǎn)生的數(shù)據(jù)信號與主控電路的時鐘信號之間在時序上是異步的。

圖1示出了現(xiàn)有技術(shù)的同步閃速存儲器的讀取周期的信號時序圖，圖1中時鐘信號CLK的有效沿為上升沿，在第一時鐘周期T0，控制信號COMMAND為讀信號READ，進(jìn)入閃速存儲器的讀周期；在第二時鐘周期T1和第三時鐘周期T2中，所述控制信號COMMAND都為空操作NOP，同時，經(jīng)過譯碼、存儲陣列讀取等一系列延時后，在第三時鐘周期T2中，數(shù)據(jù)信號DQ產(chǎn)生有效數(shù)據(jù)DATA。外部的閃速存儲器主控電路使用所述時鐘信號CLK(具體為第三時鐘周期T2的上升沿)來鎖存數(shù)據(jù)信號DQ，但是由于電路內(nèi)部的各種延時，現(xiàn)有技術(shù)的同步閃速存儲器的讀取電路產(chǎn)生的數(shù)據(jù)信號DQ與時鐘信號CLK并非完全同步，數(shù)據(jù)信號DQ的保持時間t_OH(即第三時鐘周期T2的上升沿至有效數(shù)據(jù)DATA失效的時間)可能會較短，此外，由于時鐘信號CLK也往往會存在偏斜(skew)，導(dǎo)致閃速存儲器的讀取時序較難滿足，即外部的閃速存儲器主控電路可能無法在保持時間t_OH期間正確鎖存有效數(shù)據(jù)DATA。

關(guān)于閃速存儲器讀取電路的更多說明，請參考專利號為ZL02130268.5的中國專利。

發(fā)明內(nèi)容

本發(fā)明解決的問題是提供一種閃速存儲器及其讀取電路，改善閃速存儲器的讀取時序。

為解決上述問題，本發(fā)明提供了一種閃速存儲器讀取電路，包括：

讀取單元，用于接收時鐘信號和控制信號，從所述閃速存儲器的閃速存儲陣列中讀取數(shù)據(jù)，產(chǎn)生數(shù)據(jù)信號；

同步單元，用于對所述時鐘信號進(jìn)行延時鎖定，產(chǎn)生同步時鐘信號，所述同步時鐘信號與所述數(shù)據(jù)信號同步。

可選的，所述同步時鐘信號為差分信號。

可選的，所述同步單元包括：

可變延時器，用于對所述時鐘信號進(jìn)行延時，產(chǎn)生第一延時時鐘信號，所述延時的時間與延時控制信號關(guān)聯(lián)，所述第一延時時鐘信號作為所述同步時鐘信號輸出；

數(shù)據(jù)延時跟蹤器，對所述第一延時時鐘信號延時一預(yù)設(shè)時間后，產(chǎn)生第二延時時鐘信號，所述預(yù)設(shè)時間跟蹤所述控制信號的讀周期中所述時鐘信號的有效沿至產(chǎn)生所述數(shù)據(jù)信號的延時；

相位比較器，對所述時鐘信號和第二延時時鐘信號進(jìn)行相位比較，產(chǎn)生所述延時控制信號，所述延時控制信號與所述時鐘信號和第二延時時鐘信號的相位差相關(guān)聯(lián)。

可選的，所述讀取單元還用于產(chǎn)生讀取信號，當(dāng)所述數(shù)據(jù)信號有效時，所述讀取信號為有效電平，否則為無效電平，所述同步單元包括：

可變延時器，用于在延時控制信號的控制下對所述時鐘信號進(jìn)行延時，產(chǎn)生第一延時時鐘信號，所述延時的時間與延時控制信號關(guān)聯(lián)；

數(shù)據(jù)延時跟蹤器，用于對所述第一延時時鐘信號延時一預(yù)設(shè)時間后，產(chǎn)生第二延時時鐘信號，所述預(yù)設(shè)時間跟蹤所述控制信號的讀周期中所述時鐘信號的有效沿至產(chǎn)生所述數(shù)據(jù)信號的延時；

相位比較器，用于對所述時鐘信號和第二延時時鐘信號進(jìn)行相位比較，產(chǎn)生所述延時控制信號，所述延時控制信號與所述時鐘信號和第二延時時鐘信號的相位差相關(guān)聯(lián)；

時鐘控制器，用于在所述讀取信號為有效電平時，將所述第一延時時鐘信號作為所述同步時鐘信號輸出。

可選的，所述時鐘控制器包括：

D觸發(fā)器，D輸入端輸入所述讀取信號，時鐘輸入端輸入所述第一延時時鐘信號；

與門，一輸入端連接所述D觸發(fā)器的輸出端，另一輸入端接收所述第一延時時鐘信號，輸出端產(chǎn)生所述同步時鐘信號。

可選的，所述數(shù)據(jù)延時跟蹤器包括至少一個邏輯門。

為解決上述問題，本發(fā)明提供了一種閃速存儲器，包括：

閃速存儲陣列；

上述的閃速存儲器讀取電路；