[發明專利]一種半導體裝置

有效

• 申請號: 201010202456.8
• 申請日: 2010-06-09
• 公開（公告）號: CN102280477A
• 公開（公告）日: 2011-12-14
• 發明（設計）人: 黃學義;李明東;吳錫垣
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L29/36
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 周國城

技術領域

本發明是有關于一種半導體裝置，且特別是有關于一種適用于相當高的電壓施加的半導體裝置。

背景技術

功率晶體管，例如橫向(雙)擴散金屬氧化半導體(lateral?diffusedmetal-oxide-semiconductor，LDMOS)晶體管與漏極延伸MOS(DrainExtension?MOS，DEMOS)晶體管，通常被使用在高電壓施加中。理想上可將一功率晶體管設計成具有相當高的擊穿電壓與相當低的導通電阻。然而，高擊穿電壓與低導通電阻可能是功率晶體管的折衷方案。圖1是在現有技術中的一種LDMOS裝置100的布局。參見圖1，LDMOS裝置100可包括一高電壓N型阱(high?voltage?n-type?well，HVNW)區域101、在HVNW區域101中的一對N型阱區域102以及在N型阱區域102之間的一N型埋入層(n-type?buried?layer，NBL)103。對40V的施加電壓而言，LDMOS?100可能被設計具有譬如60V(伏特)的擊穿電壓(breakdownvoltage，BV)。不可接受的是：為了減少LDMOS裝置100的導通電阻，嘗試增加HVNW區域101的濃度可能導致擊穿電壓的減少。

因此需要一種在不須與擊穿電壓折衷的情況下能具有相當低的導通電阻的半導體裝置。

發明內容

有鑒于此，本發明的主要目的是提供一種適用于相當高的電壓施加的半導體裝置，其可達成相當低的導通電阻。

根據本發明的第一方面，提出一種適用于相當高的電壓施加的半導體裝置。此半導體裝置可包括：一襯底；一第一N型阱區域，位于襯底中，用以作為供半導體裝置用的一高電壓n阱(high?voltage?n-well，HVNW)；一對第二N型阱區域，位于第一N型阱區域中；一P型區域，位于此對第二N型阱區域之間的第一N型阱區域中；一對導電區域，位于此對第二N型阱區域之間的襯底上；以及多個N型區域，用以作為供半導體裝置用的N型埋入層(n-type?buried?layer，NBL)，其中此些NBL位于第一N型區域的下方并被分散在襯底中。

根據本發明的第二方面，提出一種適用于相當高的電壓施加的半導體裝置。此半導體裝置可包括：一襯底；一第一N型阱區域，位于襯底中，用以作為供半導體裝置用的一高電壓n阱(HVNW)；一對第二N型阱區域，位于第一N型阱區域中；一P型區域，位于此對第二N型阱區域之間；一對導電區域，位于此對第二N型阱區域之間的襯底上；以及多個N型區域，位于第一N型區域的下方，以作為供半導體裝置用的N型埋入層(NBL)，其中此些NBL包括：多個第一NBL，其以一第一密度配置在P型區域之下；以及多個第二NBL，以一第二密度配置于襯底中的其它區域，第一密度大于第二密度。

根據本發明的第三方面，提出一種適用于相當高的電壓施加的半導體裝置。此半導體裝置可包括：一襯底；一第一N型阱區域，位于襯底中，用以作為供半導體裝置用的一高電壓n阱(HVNW)；一對第二N型阱區域，位于第一N型阱區域中；一P型區域，位于此對第二N型阱區域之間；一對導電區域，位于此對第二N型阱區域之間的襯底上；以及多個N型區域，位于第一N型區域的下方，以作為供半導體裝置用的N型埋入層(NBL)，其中此些NBL包括：多個第一NBL，配置在P型區域之下；以及多個第二NBL，配置于襯底中的其它區域，且每一個第一NBL的濃度大于每一個第二NBL的濃度。

本發明的額外特征與優點將部分被提出在以下的說明中，且部分將從說明中顯而易見，或可能通過本發明的實行而獲得。本發明的特征與優點將利用尤其在隨附權利要求范圍中所指出的元件與組合而被實現并獲得。

應理解到上述一般說明與下述詳細說明兩者僅為例示與說明的，且并非限制本發明的權利要求范圍。

為讓本發明的上述內容能更明顯易懂，下文特舉一較佳實施例，并配合所附圖式，作詳細說明如下。

附圖說明

本發明的上述摘要與下述詳細說明將在與附加圖式相關聯讀取時更好理解。為了說明本發明，多個例子被顯示在附圖中。然而，吾人應注意到本發明并未受限于例子中所顯示的精確配置與手段。

在附圖中：

圖1是現有技術中的一橫向擴散金屬氧化半導體(LDMOS)裝置的布局；

圖2A是依據本發明的一例的半導體裝置的布局；

圖2B是圖2A的半導體裝置中沿著線AA’的剖面圖；

圖3A系依據本發明的另一個例子的半導體裝置的布局；

圖3B是沿著圖3A中的半導體裝置中沿著線BB’的剖面圖；以及