[發明專利]半導體器件以及制造所述半導體器件的方法

有效

• 申請號: 201010196500.9
• 申請日: 2010-06-03
• 公開（公告）號: CN101908525A
• 公開（公告）日: 2010-12-08
• 發明（設計）人: 青木武志
• 申請（專利權）人: 佳能株式會社
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L27/146;H01L21/768
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 楊國權

技術領域

本發明涉及一種半導體器件以及制造所述半導體器件的方法。

背景技術

半導體器件的小型化正在作出顯著進步。小型化有助于多層配線結構。多層配線結構伴有經由層間介電膜在上線與下線之間寄生的電容(稱為線到線電容)。圖像傳感器(具體地說，CMOS圖像傳感器)需要縮短從每一像素中光電轉換元件的光接收表面到光電轉換元件之上的微透鏡的距離，以防止當像素節距減少時的光學特性惡化。為此，在光電轉換元件與微透鏡之間插入的層間介電膜變得更薄，從而增加了線到線電容。

為了解決這個問題，日本專利特開No.5-36841描述了第一層配線結構4周圍的空間6的形成。更具體地說，在形成第一層配線結構4之后，SiN膜1被形成，以覆蓋第一層配線結構4。此外，SiO₂膜2被形成，以覆蓋SiN膜1。小孔7在第一層配線結構4之上的部分處形成在SiO₂膜2中。使用CF₄/O₂氣體混合物，通過小孔7進行干法蝕刻，空間6形成在第一層配線結構4周圍。旋涂玻璃膜3于是被形成并被燒結，以覆蓋SiO₂膜2。此時，旋涂玻璃膜3因高表面張力而不通過小孔7進入空間6。因此，在保持第一層配線結構4周圍的空間6的同時，小孔7可以閉合。根據日本專利特開No.5-36841，可以通過在第一層配線結構4周圍形成空間6來大大減少線到線電容。

在日本專利特開No.5-36841中公開的布置中，隨著第二層配線結構5變得越長，空間6也變得越長，從而降低了配線結構的機械強度。這種配線結構可能因后續步驟中的CMP(化學機械拋光)而變形或者受損。

發明內容

本發明提供一種技術，用于在減少多層配線結構中的線到線電容的同時抑制多層配線結構的機械強度的降低。

本發明第一方面提供一種半導體器件，包括：半導體基板以及被布置在所述半導體基板上的多層配線結構，所述多層配線結構包括：多個第一導電線；絕緣膜，覆蓋所述多個第一導電線；以及第二導電線，被布置在絕緣膜上，從而與所述多個第一導電線交叉，其中，所述絕緣膜在所述多個第一導電線與所述第二導電線彼此交叉的多個區域的至少一些區域中具有間隙，以及該間隙在沿著所述第二導電線的方向的寬度不大于所述第一導電線的寬度。

本發明第二方面提供一種制造半導體器件的方法，該半導體器件具有半導體基板，所述方法包括：第一步驟，在所述半導體基板之上形成多個第一導電線；第二步驟，形成絕緣膜，以覆蓋所述多個第一導電線；第三步驟，在所述絕緣膜中以不大于所述第一導電線的寬度的寬度形成多個溝槽，所述多個溝槽使得所述多個第一導電線的上表面的一部分露出；第四步驟，以第一絕緣體填充所述多個溝槽；第五步驟，在所述絕緣膜與所述第一絕緣體上形成第二導電線，從而與所述多個第一導電線交叉；第六步驟，在所述第五步驟之后，從各個溝槽移除第一絕緣體；以及第七步驟，用第二絕緣體填充所述多個溝槽的、當在與所述半導體基板的表面垂直的方向觀看時與所述第二導電線不重疊的部分，從而留下在所述多個溝槽中所述多個第一導電線與所述第二導電線彼此交叉的多個區域中的至少一些區域，作為間隙，其中，所述間隙在沿著所述第二導電線的方向的寬度不大于所述第一導電線的寬度。

根據以下參照附圖對示例性實施例的描述，本發明的進一步的特征將變得清楚。

附圖說明

圖1A和圖1B是分別示出根據第一實施例的半導體器件SD的結構的平面圖和截面圖；

圖2A至圖2C是示出根據第一實施例的半導體器件SD的結構的截面圖；

圖3A至圖3C是示出制造根據第一實施例的半導體器件SD的方法的截面圖；

圖4是示出制造根據第一實施例的半導體器件SD的方法的截面圖；

圖5是示出制造根據第一實施例的半導體器件SD的方法的平面圖；

圖6A至圖6C是示出制造根據第一實施例的半導體器件SD的方法的截面圖；

圖7A至圖7C是示出制造根據第一實施例的半導體器件SD的方法的截面圖；???

圖8是示出制造根據第一實施例的半導體器件SD的方法的平面圖；

圖9A至圖9C是示出制造根據第一實施例的半導體器件SD的方法的截面圖；

圖10是示出制造根據第一實施例的半導體器件SD的方法的平面圖；

圖11A至圖11C是示出制造根據第一實施例的半導體器件SD的方法的截面圖；

圖12是應用根據第一實施例的光電轉換器件的成像系統的配置的框圖；