[發(fā)明專利]半導(dǎo)體存儲器單元陣列以及半導(dǎo)體只讀存儲器單元陣列

有效

• 申請?zhí)枺?/td>: 201010196190.0
• 申請日: 2010-06-03
• 公開（公告）號: CN102034549A
• 公開（公告）日: 2011-04-27
• 發(fā)明（設(shè)計）人: 廖忠志
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: G11C17/08
• 分類號: G11C17/08;G11C17/12;H01L27/112
• 代理公司: 北京市德恒律師事務(wù)所 11306
• 代理人: 陸鑫;高雪琴

1.一種半導(dǎo)體存儲器單元陣列，包括：

一延伸連續(xù)有源區(qū)；

第一以及第二傳輸晶體管，其形成于上述延伸連續(xù)有源區(qū)上且分別為第一以及第二存儲器單元的一部分，其中上述存儲器單元為上述半導(dǎo)體存儲器單元陣列中的一列存儲器單元的相鄰單元；

一隔離晶體管，其形成于上述第一以及第二傳輸晶體管之間的上述延伸連續(xù)有源區(qū)并且偏壓于一關(guān)閉狀態(tài)；

第一以及第二字線，其分別耦接于上述第一以及第二傳輸晶體管的柵極，用以供應(yīng)一讀取電壓；以及

一差動位線對，其包含第一以及第二位線、一第一邏輯值以及一第二邏輯值，其中上述第一邏輯值通過將上述傳輸晶體管連接至上述第一位線被編碼至上述存儲器單元以及上述第二邏輯值通過將上述傳輸晶體管連接至上述第二位線被編碼至上述存儲器單元。

2.如權(quán)利要求1所述的半導(dǎo)體存儲器單元陣列，其中上述第一以及第二傳輸晶體管為NMOS晶體管，其中上述第一邏輯值通過將上述對應(yīng)NMOS晶體管的一漏極端連接至上述第一位線被編碼至一個別的存儲器單元，并且上述第二邏輯值通過將上述漏極端連接至上述第二位線被編碼至上述個別的存儲器單元。

3.如權(quán)利要求2所述的半導(dǎo)體存儲器單元陣列，其中上述第一以及第二傳輸晶體管的源極端耦接至一接地電壓節(jié)點(diǎn)。

4.如權(quán)利要求3所述的半導(dǎo)體存儲器單元陣列，還包括一第三傳輸晶體管，其形成于上述延伸連續(xù)有源區(qū)上，其中上述第三傳輸晶體管形成一第三存儲器單元，并且上述第三存儲器單元與上述半導(dǎo)體存儲器單元陣列中的上述列存儲器單元的上述第二存儲器單元相鄰，而沒有于上述第三存儲器單元與上述第二存儲器單元之間形成一隔離晶體管，其中上述第一傳輸晶體管的上述源極端耦接至一第一VSS線且上述第二以及第三傳輸晶體管的上述源極端耦接至一第二VSS線。

5.如權(quán)利要求1所述的半導(dǎo)體存儲器單元陣列，其中上述第一以及第二位線平行達(dá)到上述有源區(qū)一延伸尺寸且上述字線與上述位線正交。

6.如權(quán)利要求1所述的半導(dǎo)體存儲器單元陣列，其中上述半導(dǎo)體存儲器單元陣列包含一第一金屬層以及一第二金屬層，其中上述位線形成于上述第二金屬層上，其中上述第一以及第二傳輸晶體管通過一個或多個接點(diǎn)耦接至上述第一金屬層，其中上述第一以及第二邏輯值通過將上述第一金屬層連接至上述第二金屬層的上述第一或第二位線的選擇來編碼至上述存儲器單元。

7.如權(quán)利要求1所述的半導(dǎo)體存儲器單元陣列，其中上述第一存儲器單元通過將上述第一傳輸晶體管連接至上述第一位線來以上述第一邏輯值進(jìn)行編碼以及上述第二存儲器單元通過將上述第二傳輸晶體管連接至上述第二位線來以上述第二邏輯值進(jìn)行編碼。

8.如權(quán)利要求1所述的半導(dǎo)體存儲器單元陣列，其中上述存儲器單元為只讀存儲器單元。

9.如權(quán)利要求1所述的半導(dǎo)體存儲器單元陣列，其中上述隔離晶體管為一NMOS晶體管且上述隔離晶體管的一柵極端耦接至一節(jié)點(diǎn)，上述節(jié)點(diǎn)被偏壓于小于上述隔離晶體管的臨界電壓的一電壓值。

10.如權(quán)利要求1所述的半導(dǎo)體存儲器單元陣列，還包括一差動感應(yīng)電路，其耦接至上述差動位線對且其中上述第一以及第二傳輸晶體管為鰭式場效應(yīng)晶體管且每一上述鰭式場效應(yīng)晶體管包括多個晶體管。