[發明專利]半導體存儲器單元陣列以及半導體只讀存儲器單元陣列

有效

• 申請號: 201010196190.0
• 申請日: 2010-06-03
• 公開（公告）號: CN102034549A
• 公開（公告）日: 2011-04-27
• 發明（設計）人: 廖忠志
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G11C17/08
• 分類號: G11C17/08;G11C17/12;H01L27/112
• 代理公司: 北京市德恒律師事務所 11306
• 代理人: 陸鑫;高雪琴

技術領域

本發明涉及一種半導體存儲器，特別涉及半導體只讀存儲器(read-only-memory，以下簡稱ROM)單元陣列結構。

背景技術

半導體ROM為一種固態存儲器，其是制造有想要的數據永久地儲存于其中。每一個存儲器單元的“導通”或“關閉”狀態是通過將存儲器編程來設定。每一存儲器單元可儲存一二元位的數據，其根據一位線至存儲器單元的接地(VSS)的路徑是電性連接或電性隔離來表示“0”或“1”的一邏輯狀態。

一般而言，設計人員喜愛簡單的設計架構如單端電路(例如：反相器)來檢測這些存儲器單元的數據狀態。舉例來說，若連接至一ROM單元的位線在一讀取周期中具有顯著的壓降(至一較低電壓狀態)，此狀況可表示一邏輯狀態“1”。若ROM單元的位線保持不變(例如：位于一較高電壓)，此狀況可表示一邏輯狀態“0”。“0”以及“1”的定義也可互換。一般而言，此連接是通過檢測到在位線上的一大量下拉(pull-down)來感應，其通常包含等候一大量周期以進行晶體管轉換和/或穩定時間(settling?time)來通過(elapse)。對高速ROM設計而言，美國專利字第6850427號使用差動感應(differentialsensing)與一單一晶體管元件來建立一差動信號在兩條位線上。然而，單晶體管單元結構對未來的技術世代提供收縮挑戰，例如OD最小面積(小島)引起的光刻工藝范圍以及整合問題。傳統的ROM單元設計具有一OD長度，其僅延伸于兩晶體管的一范圍中。這樣的布局產生與光刻印刷、圖案升起(pattern?lifting)、線端縮減、接點著陸(contact?landing)以及CD均勻性有關的問題。隨著單元尺寸持續縮減，光刻工藝范圍也縮減。光刻工藝范圍影響圖案化以及有源區CDU，其影響讀取電流以及Vt匹配穩定性。此是由于如前述的分配給小島(最小面積)單元環境的緊密空間。當接點設置在一線端時，此傳統的布局也具有著陸范圍的問題。

如前述，單元狀態通過一感應放大器來檢測，此感應放大器對應將“開”或“關”狀態轉換至一邏輯“1”或一邏輯“0”或反之亦然。感應放大器可檢測電壓或電流。介于單元晶體管的“開”以及“關”狀態之間的差異，電壓或電流，應盡可能大，使得感應放大器可快速地且正確地檢測狀態。于一傳統ROM單元中，差異主要地由單元晶體管的溝道寬度與溝道長度來決定。隨著工藝技術進入納米時代，單元晶體管的溝道寬度與溝道長度表示一大量敏感度至其布局環境，包含多晶硅間距效應(poly?spacing?effect，PSE)以及淺溝渠隔離(shallow-trench-isolation，簡稱STI)壓力效應(LOD)及拉緊效應。這些效應可大量地影響溝道寬度以及溝道長度，并因此降低單元存儲器感應范圍。

于源極/漏極(S/D)區開孔(opening)的差異，如柵極間距所決定，將在存儲器陣列中產生一不同的接合分布，并且因此影響效能特性如元件驅動電流、臨界電壓以及接合泄漏。此稱為前述多晶硅或柵極間距效應(PSE)。此結果也為多晶間距規則或OD延伸規則的一函數。在一完整單元陣列中具有一相似的柵極環境于單元設計中是重要的。

近年來，淺溝渠隔離(STI)壓力效應被觀察。淺溝渠隔離于晶體管源極/漏極(S/D)區上引起一有壓縮力的或有張力的壓力。若S/D區至柵極的延伸規則太小，當與較長的延伸規則相比時，壓力引起的Ion與Vt位移將極度地變化。因此，晶體管的效能將根據布局差異或光刻未對準引起的OD延伸不平衡而變化。此將產生導致在單元元件上較差的匹配效能以及在芯片速度上較寬的擴展。此結果也影響合格率(yield)。

增加晶體管尺寸(單元尺寸)或減少存儲器的操作速度可補償這些布局環境效應，然而這些修改影響產品成本和/或效能。

因此，需要一種改良ROM單元間的不匹配的改良的ROM單元結構與增加的效能，而不實質上地增加ROM陣列的尺寸或降低ROM陣列的速度。

發明內容