[發明專利]可編程式數字脈沖發生器

有效

• 申請號: 201010191554.6
• 申請日: 2010-06-04
• 公開（公告）號: CN101907881A
• 公開（公告）日: 2010-12-08
• 發明（設計）人: 呂寧;王昌明;呂高登;王江輝;賀鵬;張良
• 申請（專利權）人: 西安電子科技大學
• 主分類號: G05B19/418
• 分類號: G05B19/418;G05B11/26
• 代理公司: 西安新思維專利商標事務所有限公司 61114
• 代理人: 李罡

技術領域

本發明屬電子技術領域，涉及一種脈沖發生器，具體指一種可編程式數字脈沖發生器，其可以作為精準信號源應用至帶有讀出電路的半導體探測裝置等電子產品的設計和測試中。

背景技術

信號發生器又稱信號源或振蕩器，電子產品的設計、研發生產中不可缺少的工具。按信號波形可將其分為正弦信號、函數波形信號、脈沖信號和隨機信號發生器四大類。其中，數字脈沖發生器是指產生寬度、幅度和重復頻率可調的矩形脈沖的發生器，主要由主控振蕩器、延時級、脈沖形成級、輸出級和衰減器等組成?？捎靡詼y試線性系統的瞬態響應，或用模擬信號來測試雷達、多路通信和其他脈沖數字系統的性能。

近年來，隨著半導體技術的發展，越來越多的焦平面陣列器件使用讀出電路(ROC)作為輸出級設計，而基于此類焦平面陣列器件設計的傳感器，在正常工作需要提供一組符合一定時序關系的脈沖信號。但由于焦平面陣列器件制造水平的差異，往往對脈沖信號的幅度、頻率、上升/下降時間和觸發方式有較為嚴格的要求；并且在產品的生產測試時，對脈沖發生器的噪聲及抗干擾指標也有較多約束。直接使用現行的通用波形發生器產品當做ROC脈沖產生的信號源時，存在著一系列的實際工程問題。首先，無法直接產生此類焦平面陣列器件ROC工作所需的全部不規則脈沖信號，實際當中往往僅能產生固定占空比且形狀比較規則的脈沖，不能輸出一路或多路具有連續的不同占空比或者不同幅度的脈沖信號；其次，由于現行的具有復雜函數編輯功能的通用波形發生器受體積和成本限制，產品大多是單通道或者雙通道形式，導致為了達到上述脈沖信號要求，往往需將多個通用波形發生器板卡進行組合來提供多路輸出，并額外附加驅動電路，使得系統組成結構復雜、實現成本高昂；第三，通用波形發生器產品在設計時并未考慮焦平面陣列器件工作環境和要求，輸出的數字脈沖信號在工作噪聲和抗干擾性等方面性能較差，工程實際中無法直接應用。

發明內容

本發明要解決的技術問題是提供計一種可以產生任意脈沖的數字脈沖發生器，其脈沖形狀可以任意編輯顯示，并且可輸出多路脈沖，有效解決現有發生器對脈沖信號要求嚴格、結構復雜，成本高及無法直接應用問題。

為解決上述技術問題，本發明采用的技術方案為：一種可編程式數字脈沖發生器，包括用于存儲時鐘脈沖數據的SRAM數據存儲裝置、用于產生可調節的時鐘脈沖基準頻率的DDS頻率發生裝置、用于將波形數據進行數據格式轉化與傳輸的USB通訊轉換裝置和上位PC機，其特征在于：還包括將用于產生數字時序邏輯信號的FPGA波形產生裝置及將數字時序邏輯信號隔離后輸出的多路時鐘脈沖驅動控制裝置；所述上位PC機嵌入有將脈沖時序邏輯關系轉換為波形數據的脈沖編輯系統，所述的脈沖編輯系統通過PC機與USB通訊轉換裝置的輸入端連接，USB通訊轉換裝置的輸出端連接FPGA波形產生裝置的輸入端，FPGA波形產生裝置的輸出端與多路時鐘脈沖驅動控制裝置相連接；所述的SRAM數據存儲裝置和DDS頻率發生裝置同時接入FPGA波形產生裝置。

上述FPGA波形產生裝置由FPGA控制芯片、并行數據輸入端、數據存儲接口端、參數配置端和時序波形輸出端組成；所述的并行數據輸入端將由與其連接的USB通訊轉換裝置輸出的波形數據進行數據抽取和格式轉化后分別送至數據FPGA波形產生裝置的存儲接口端和參數配置端，由數據存儲接口端將波形數據存儲至與其連接的SRAM數據存儲裝置；參數配置端則按照由與其連接的DDS頻率發生裝置和路時鐘脈沖驅動控制裝置設定頻率的脈沖信號輸出觸發模式和基準頻率，實時改變或調整通道工作狀態，并控制時序波形輸出端的工作方式，由時序波形輸出端按照參數配置端的設定，讀取SRAM存儲裝置的數據后，產生多路獨立的數字時序邏輯信號，然后將該信號在輸出到與其連接的多路時鐘驅動控制裝置。

上述脈沖編輯系統包括人機交互模塊、數據管理模塊和通訊轉換模塊，所述人機交互模塊用來將用戶對脈沖信號的時序和波形要求輸入至上位PC機，并送至數據管理模塊進行存儲和讀取；所述數據管理子模塊將脈沖波形轉變為數據文件送至通訊轉換模塊；所述通訊轉換模塊通過上位PC機的USB接口將數據傳輸至USB通訊轉換裝置。

上述多路時鐘脈沖驅動控制裝置包括依次連接的信號隔離電路、脈沖調理電路和輸出驅動電路，其中信號隔離電路與FPGA波形產生裝置的時序波形輸出端連接，將時序波形輸出端產生的脈沖信號進行抑制后輸入到脈沖調理電路，抑制后的脈沖信號通過脈沖調理電路調節輸出時鐘脈沖的幅度參數后輸入到輸出驅動電路，最后由輸出驅動電路將脈沖信號驅動放大調節后輸出。

上述FPGA控制芯片為EP1C6Q240。