[發(fā)明專利]一種基于多核的運(yùn)動模糊圖像復(fù)原系統(tǒng)

無效

• 申請?zhí)枺?/td>: 201010189839.6
• 申請日: 2010-06-02
• 公開（公告）號: CN101882302A
• 公開（公告）日: 2010-11-10
• 發(fā)明（設(shè)計）人: 許廷發(fā);馮亮;梁炯;石明珠;倪國強(qiáng)
• 申請（專利權(quán)）人: 北京理工大學(xué)
• 主分類號: G06T5/00
• 分類號: G06T5/00;G11B20/10
• 代理公司: 北京理工大學(xué)專利中心 11120
• 代理人: 楊志兵;高燕燕

技術(shù)領(lǐng)域

本發(fā)明涉及運(yùn)動模糊圖像復(fù)原技術(shù)領(lǐng)域，特別是一種基于多核的運(yùn)動模糊圖像復(fù)原系統(tǒng)，完成運(yùn)動模糊圖像補(bǔ)償，適用于高速運(yùn)動模糊圖像復(fù)原研究。

背景技術(shù)

高精度實(shí)時光學(xué)遙感運(yùn)動成像要求平臺理想運(yùn)動，但平臺在外部環(huán)境與內(nèi)部擾動影響下會形成復(fù)雜多模的非理想運(yùn)動，導(dǎo)致光學(xué)遙感運(yùn)動成像發(fā)生模糊、散焦、變形、像素混疊，而導(dǎo)致嚴(yán)重降質(zhì)。遙感運(yùn)動成像信息量多，分辨率高，而且圖像復(fù)原算法一般比較復(fù)雜，計算量很大。因此高速圖像復(fù)原系統(tǒng)的研究和研制顯得尤為重要，具有很高的科學(xué)價值和巨大的社會經(jīng)濟(jì)效益。

圖像處理的硬件單元一般用數(shù)字圖像處理器DSP(Digital?SignalProcessor)來實(shí)現(xiàn)。DSP不僅具有可編程性，而且其實(shí)時運(yùn)行速度可達(dá)每秒數(shù)以千萬條復(fù)雜指令程序，它的強(qiáng)大數(shù)據(jù)處理能力和高運(yùn)行速度遠(yuǎn)遠(yuǎn)超過通用微處理器；FPGA(Field-Programmable?Gate?Array)，即現(xiàn)場可編程門陣列，它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)；DDR?SDRAM(Double?Data?Rate?SDRAM)即雙倍速率同步動態(tài)隨機(jī)存儲器，相比于單數(shù)據(jù)速率(SDR，Single?Data?Rate)SDRAM只在一個時鐘周期的上升沿傳輸一次數(shù)據(jù)，它能在一個時鐘周期內(nèi)的上升沿和下降沿傳輸兩次數(shù)據(jù)。DDR內(nèi)存可以在與SDRAM相同的總線頻率下達(dá)到更高的數(shù)據(jù)傳輸率。采用FPGA預(yù)處理、DDR?SDRAM高速緩存和雙DSP核心并行計算的架構(gòu)有利于構(gòu)建高效的數(shù)據(jù)處理流程和方便處理任務(wù)的分配，提高系統(tǒng)的并行程度和資源利用率。

發(fā)明內(nèi)容

本發(fā)明的技術(shù)解決問題是：克服現(xiàn)有技術(shù)的不足，提供一種基于多核的運(yùn)動模糊圖像補(bǔ)復(fù)原系統(tǒng)，能夠提高圖像復(fù)原處理的效率。

本發(fā)明的技術(shù)解決方案是：

一種基于多核的運(yùn)動模糊圖像復(fù)原系統(tǒng)，包括：視頻采集和解碼模塊、預(yù)處理和邏輯中轉(zhuǎn)模塊、由n個并聯(lián)的數(shù)字信號處理器DSP組成的雙核處理模塊、由n個雙數(shù)據(jù)速率同步動態(tài)隨機(jī)訪問存儲器DDR?SDRAM組成的高速數(shù)據(jù)緩存模塊，以及視頻編碼和回放模塊，n個DDR?SDRAM對應(yīng)n個數(shù)字信號處理器DSP；n為大于或等于2的整數(shù)；

上述各模塊的連接關(guān)系為：視頻采集和解碼模塊連接所述預(yù)處理和邏輯中轉(zhuǎn)模塊；所述預(yù)處理和邏輯中轉(zhuǎn)模塊采用現(xiàn)場可編程邏輯門陣列FPGA實(shí)現(xiàn)，連接DSP的外部存儲器接口EMIF和DDR?SDRAM；所述雙核處理模塊連接所述預(yù)處理和邏輯中轉(zhuǎn)模塊，該雙核處理模塊中的n個DSP采用并行處理方式，n個DSP相互之間的握手通過連到FPGA上的各個DSP的中斷、通用I/O管腳來實(shí)現(xiàn)；所述高速數(shù)據(jù)緩存模塊中的n個DDR?SDRAM連接所述預(yù)處理和邏輯中轉(zhuǎn)模塊；所述視頻編碼和回放模塊連接所述預(yù)處理和邏輯中轉(zhuǎn)模塊；

上述各模塊的工作流程為：

①所述視頻采集和解碼模塊將采集并解碼的每幀圖像數(shù)據(jù)發(fā)送給預(yù)處理和邏輯中轉(zhuǎn)模塊；

②預(yù)處理和邏輯中轉(zhuǎn)模塊對視頻采集和解碼模塊輸出的每幀圖像數(shù)據(jù)進(jìn)行預(yù)處理，將預(yù)處理后的圖像數(shù)據(jù)分為n部分，通過FPGA實(shí)現(xiàn)的DDR控制器以突發(fā)模式將n部分的圖像數(shù)據(jù)分別存儲在n個DDR?SDRAM中；其中，DDR控制器在時鐘的上升沿和下降沿傳輸數(shù)據(jù)；

③每個DSP通過所述預(yù)處理和邏輯中轉(zhuǎn)模塊從自身對應(yīng)的DDRSDRAM獲取中圖像數(shù)據(jù)，并進(jìn)行圖像復(fù)原，將復(fù)原后的圖像發(fā)送給預(yù)處理和邏輯中轉(zhuǎn)模塊；

④預(yù)處理和邏輯中轉(zhuǎn)模塊將各DSP復(fù)原的圖像合并成完整的一幀圖像并輸出給視頻編碼和回放模塊；

⑤視頻編碼和回放模塊編碼和回放預(yù)處理和邏輯中轉(zhuǎn)模塊合并成的完整圖像。

較佳地，該系統(tǒng)進(jìn)一步包括一控制模塊；

該控制模塊基于嵌入WinCE的ARM控制器，通過主機(jī)接口HPI總線與其中一個DSP相連，在用戶選擇算法后，改變HPI共享存儲區(qū)中指示復(fù)原算法類型的數(shù)據(jù)；

與控制模塊相連的DSP，進(jìn)一步檢測到所述HPI共享存儲區(qū)中指示復(fù)原算法類型的數(shù)據(jù)改變后，通過所述預(yù)處理和邏輯中轉(zhuǎn)模塊改變其他DSP的復(fù)原算法類型，然后各個DSP開始用改變后的復(fù)原算法進(jìn)行圖像復(fù)原。

較佳地，該系統(tǒng)進(jìn)一步包括連接在DDR?SDRAM和預(yù)處理和邏輯中轉(zhuǎn)模塊之間的n個雙向先入先出存儲器FIFO控制器，雙向FIFO控制器和DDRSDRAM為一對一的關(guān)系。

較佳地，所述預(yù)處理和邏輯中轉(zhuǎn)模塊包括用FPGA實(shí)現(xiàn)的預(yù)處理單元、數(shù)據(jù)分配單元、DDR控制器；