[發(fā)明專利]一種基于多核的運(yùn)動(dòng)模糊圖像復(fù)原系統(tǒng)

無效

• 申請(qǐng)?zhí)枺?/td>: 201010189839.6
• 申請(qǐng)日: 2010-06-02
• 公開（公告）號(hào): CN101882302A
• 公開（公告）日: 2010-11-10
• 發(fā)明（設(shè)計(jì)）人: 許廷發(fā);馮亮;梁炯;石明珠;倪國(guó)強(qiáng)
• 申請(qǐng)（專利權(quán)）人: 北京理工大學(xué)
• 主分類號(hào): G06T5/00
• 分類號(hào): G06T5/00;G11B20/10
• 代理公司: 北京理工大學(xué)專利中心 11120
• 代理人: 楊志兵;高燕燕

1.一種基于多核的運(yùn)動(dòng)模糊圖像復(fù)原系統(tǒng)，其特征在于：該系統(tǒng)包括：視頻采集和解碼模塊、預(yù)處理和邏輯中轉(zhuǎn)模塊、由n個(gè)并聯(lián)的數(shù)字信號(hào)處理器DSP組成的雙核處理模塊、由n個(gè)雙數(shù)據(jù)速率同步動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器DDR?SDRAM組成的高速數(shù)據(jù)緩存模塊，以及視頻編碼和回放模塊，n個(gè)DDR?SDRAM對(duì)應(yīng)n個(gè)數(shù)字信號(hào)處理器DSP；n為大于或等于2的整數(shù)；

上述各模塊的連接關(guān)系為：視頻采集和解碼模塊連接所述預(yù)處理和邏輯中轉(zhuǎn)模塊；所述預(yù)處理和邏輯中轉(zhuǎn)模塊采用現(xiàn)場(chǎng)可編程邏輯門陣列FPGA實(shí)現(xiàn)，連接DSP的外部存儲(chǔ)器接口EMIF和DDR?SDRAM；所述雙核處理模塊連接所述預(yù)處理和邏輯中轉(zhuǎn)模塊，該雙核處理模塊中的n個(gè)DSP采用并行處理方式，n個(gè)DSP相互之間的握手通過連到FPGA上的各個(gè)DSP的中斷、通用I/O管腳來實(shí)現(xiàn)；所述高速數(shù)據(jù)緩存模塊中的n個(gè)DDR?SDRAM連接所述預(yù)處理和邏輯中轉(zhuǎn)模塊；所述視頻編碼和回放模塊連接所述預(yù)處理和邏輯中轉(zhuǎn)模塊；

上述各模塊的工作流程為：

①所述視頻采集和解碼模塊將采集并解碼的每幀圖像數(shù)據(jù)發(fā)送給預(yù)處理和邏輯中轉(zhuǎn)模塊；

②預(yù)處理和邏輯中轉(zhuǎn)模塊對(duì)視頻采集和解碼模塊輸出的每幀圖像數(shù)據(jù)進(jìn)行預(yù)處理，將預(yù)處理后的圖像數(shù)據(jù)分為n部分，通過FPGA實(shí)現(xiàn)的DDR控制器以突發(fā)模式將n部分的圖像數(shù)據(jù)分別存儲(chǔ)在n個(gè)DDR?SDRAM中；其中，DDR控制器在時(shí)鐘的上升沿和下降沿傳輸數(shù)據(jù)；

③每個(gè)DSP通過所述預(yù)處理和邏輯中轉(zhuǎn)模塊從自身對(duì)應(yīng)的DDRSDRAM獲取中圖像數(shù)據(jù)，并進(jìn)行圖像復(fù)原，將復(fù)原后的圖像發(fā)送給預(yù)處理和邏輯中轉(zhuǎn)模塊；

④預(yù)處理和邏輯中轉(zhuǎn)模塊將各DSP復(fù)原的圖像合并成完整的一幀圖像并輸出給視頻編碼和回放模塊；

⑤視頻編碼和回放模塊編碼和回放預(yù)處理和邏輯中轉(zhuǎn)模塊合并成的完整圖像。

2.如權(quán)利要求1所述的基于多核的運(yùn)動(dòng)模糊圖像復(fù)原系統(tǒng)，其特征在于，該系統(tǒng)進(jìn)一步包括一控制模塊；

該控制模塊基于嵌入WinCE的ARM控制器，通過主機(jī)接口HPI總線與其中一個(gè)DSP相連，在用戶選擇算法后，改變HPI共享存儲(chǔ)區(qū)中指示復(fù)原算法類型的數(shù)據(jù)；

與控制模塊相連的DSP，進(jìn)一步檢測(cè)到所述HPI共享存儲(chǔ)區(qū)中指示復(fù)原算法類型的數(shù)據(jù)改變后，通過所述預(yù)處理和邏輯中轉(zhuǎn)模塊改變其他DSP的復(fù)原算法類型，然后各個(gè)DSP開始用改變后的復(fù)原算法進(jìn)行圖像復(fù)原。

3.如權(quán)利要求1所述的基于多核的運(yùn)動(dòng)模糊圖像復(fù)原系統(tǒng)，其特征在于，該系統(tǒng)進(jìn)一步包括連接在DDR?SDRAM和預(yù)處理和邏輯中轉(zhuǎn)模塊之間的n個(gè)雙向先入先出存儲(chǔ)器FIFO控制器，雙向FIFO控制器和DDR?SDRAM為一對(duì)一的關(guān)系。

4.如權(quán)利要求1所述的基于多核的運(yùn)動(dòng)模糊圖像復(fù)原系統(tǒng)，其特征在于，所述預(yù)處理和邏輯中轉(zhuǎn)模塊包括用FPGA實(shí)現(xiàn)的預(yù)處理單元、數(shù)據(jù)分配單元、DDR控制器；

預(yù)處理單元對(duì)來自視頻采集和解碼模塊的每幀圖像數(shù)據(jù)進(jìn)行預(yù)處理，預(yù)處理后的數(shù)據(jù)等候數(shù)據(jù)分配模塊處理；

數(shù)據(jù)分配模塊將預(yù)處理后的圖像數(shù)據(jù)分為n部分；

在DDR控制器的讀寫時(shí)序控制下，以突發(fā)模式將數(shù)據(jù)分配模塊劃分的n部分圖像數(shù)據(jù)分別存儲(chǔ)到n個(gè)DDR?SDRAM中；其中，DDR控制器在時(shí)鐘的上升沿和下降沿傳輸數(shù)據(jù)；

在DDR控制器的讀寫時(shí)序控制下，DDR?SDRAM中的圖像數(shù)據(jù)不斷地傳遞到對(duì)應(yīng)的DSP；

最后，數(shù)據(jù)分配模塊從各DSP獲取復(fù)原的圖像，并合并成完整的一幀圖像后輸出給視頻編碼和回放模塊。