[發(fā)明專利]一種多核心處理器

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201010189558.0
• 申請(qǐng)日: 2010-06-02
• 公開(kāi)（公告）號(hào): CN101882127A
• 公開(kāi)（公告）日: 2010-11-10
• 發(fā)明（設(shè)計(jì)）人: 陳榮;吳桂清;王衛(wèi)平
• 申請(qǐng)（專利權(quán)）人: 湖南大學(xué)
• 主分類號(hào): G06F15/17
• 分類號(hào): G06F15/17
• 代理公司: 長(zhǎng)沙市融智專利事務(wù)所 43114
• 代理人: 黃美成

技術(shù)領(lǐng)域

本發(fā)明屬于計(jì)算機(jī)與數(shù)字通信領(lǐng)域，涉及一種多核心處理器，，該多核心處理器中的所有主處理器和從處理器都是超長(zhǎng)指令字處理器。

技術(shù)背景

數(shù)字通信尤其是無(wú)線通信的快速發(fā)展對(duì)數(shù)字信號(hào)處理的能力提出了越來(lái)越高的要求。依靠提高主頻來(lái)提高數(shù)字信號(hào)處理能力的方法受限于芯片功耗，散熱和制造工藝，擴(kuò)展能力有限。超長(zhǎng)指令字(VLIW)和多核心的處理器結(jié)構(gòu)能夠很好地?cái)U(kuò)展數(shù)字信號(hào)處理器的能力。

我們知道，并行計(jì)算機(jī)或者是超長(zhǎng)計(jì)算機(jī)就是用網(wǎng)絡(luò)把一些通用的處理器或計(jì)算機(jī)連接在一起提供強(qiáng)大的處理器能力，并行計(jì)算機(jī)的架構(gòu)和編程的模式都影響并行處理的能力。由于數(shù)字信號(hào)處理多是并行的處理運(yùn)算，尤其是矢量運(yùn)算，所以我們可以在嵌入式的數(shù)字信號(hào)處理器中采用類似超長(zhǎng)計(jì)算機(jī)的結(jié)構(gòu)，即在一塊芯片上集成很多個(gè)處理器核心，這些處理器核心通過(guò)芯片上的總線互相通信協(xié)作，這樣能夠有效的提高處理器的能力，這類處理器我們叫做多核心處理器或者處理器陣列。多核處理器的關(guān)鍵是多個(gè)核心之間的通信和協(xié)作。多核心處理器按照多核之間的通信方式可以劃分為三種：第一種是共享內(nèi)存的多核心處理器，多核心處理器中不同的核心可以訪問(wèn)同一塊公共內(nèi)存(Share?memory)，這樣多核心之間通過(guò)共享內(nèi)存來(lái)通信。第二種是分布式內(nèi)存(Distributed?memory)的多核心處理器，多核心之間通過(guò)消息傳遞來(lái)通信。第三種是前兩種模式的混合，整個(gè)處理器陣列劃分成處理器集合(Cluster)，每個(gè)處理器集合內(nèi)部的多個(gè)核心之間是通過(guò)共享內(nèi)存方式通信，處理器集合之間是通過(guò)消息傳遞來(lái)通信。在并行計(jì)算機(jī)或者超長(zhǎng)計(jì)算機(jī)結(jié)構(gòu)中，無(wú)論是共享內(nèi)存還是分布式內(nèi)存或者是混合式結(jié)構(gòu)，多個(gè)處理器之間的協(xié)作除了與并行計(jì)算機(jī)的結(jié)構(gòu)有關(guān)外，還與編程模式比如是MPI還是OpenMP或者是MPI+OpenMP有很大的關(guān)系。對(duì)嵌入式的多核心處理器，很難應(yīng)用復(fù)雜的編程模式，所以多核心之間的協(xié)作更多的依賴硬件結(jié)構(gòu)。

發(fā)明內(nèi)容

本發(fā)明的目的就是在采用上述第三種混合式多核心架構(gòu)的基礎(chǔ)上，設(shè)計(jì)一種具有超長(zhǎng)指令字處理器陣列的多核心處理器，讓每一個(gè)處理器集合中的多個(gè)處理器以及不同的處理器集合之間能夠無(wú)縫的協(xié)作，從而更好地完成單指令多數(shù)據(jù)(SIMD)或者多指令多數(shù)據(jù)(MIMD)的并行處理工作。

本發(fā)明的技術(shù)解決方案如下：

一種多核心處理器，包括多個(gè)按照行列分布的處理器集合和一個(gè)調(diào)試配置單元，所述處理器集合中有一個(gè)主處理器和多個(gè)從處理器，所述的多個(gè)從處理器之間以及從處理器和主處理器之間通過(guò)局部總線連接，其特征為，所述主處理器和從處理器都是超長(zhǎng)指令字處理器；處理器集合為M*N個(gè)，組成多個(gè)處理器集合的M*N陣列；M、N分別為行數(shù)和列數(shù)，且均為大于1的自然數(shù)；共有M*N個(gè)交換單元與M*N個(gè)處理器集合一一對(duì)應(yīng)；且M*N陣列的每一個(gè)節(jié)點(diǎn)處設(shè)有一個(gè)所述的交換單元；上下或左右相鄰的交換單元之間以及處理器集合與對(duì)應(yīng)的交換單元之間均通過(guò)全局總線連接；M*N個(gè)交換單元中的第一行交換單元均與調(diào)試配置單元通過(guò)全局總線連接。

所述調(diào)試配置單元有N套輸入輸出端口通過(guò)全局總線分別連接到多核心處理器的N列處理器集合，每套全局總線的輸入端都連接到一個(gè)FIFO緩沖器上，F(xiàn)IFO緩沖器的寬度等于總線寬度，N個(gè)FIFO緩沖器的非空狀態(tài)線組合在一起連接到調(diào)試控制狀態(tài)機(jī)，調(diào)試控制狀態(tài)機(jī)與所述N個(gè)FIFO緩沖器的使能端之間通過(guò)讀使能控制信號(hào)線相接，每個(gè)FIFO緩沖器的輸出端連接到有N個(gè)輸入端口的復(fù)用器的一個(gè)輸入端口；調(diào)試控制狀態(tài)機(jī)分別與調(diào)試寄存器與JTAG接口相連接；控制狀態(tài)機(jī)與JTAG接口相連。控制狀態(tài)機(jī)主要有三個(gè)狀態(tài)：發(fā)送程序控制命令(執(zhí)行，停止，單步執(zhí)行等)，寫數(shù)據(jù)到處理器集合，讀取處理器集合的數(shù)據(jù)。狀態(tài)機(jī)的切換由JTAG接口輸入的信息，調(diào)試寄存器中的內(nèi)容和N個(gè)FIFO緩沖器的狀態(tài)來(lái)控制。