[發明專利]一種多核心處理器

無效

• 申請號: 201010189558.0
• 申請日: 2010-06-02
• 公開（公告）號: CN101882127A
• 公開（公告）日: 2010-11-10
• 發明（設計）人: 陳榮;吳桂清;王衛平
• 申請（專利權）人: 湖南大學
• 主分類號: G06F15/17
• 分類號: G06F15/17
• 代理公司: 長沙市融智專利事務所 43114
• 代理人: 黃美成

1.一種多核心處理器，包括多個按照行列分布的處理器集合(1)和一個調試配置單元(9)，所述處理器集合(1)中有一個主處理器(2)和多個從處理器(3)，所述的多個從處理器(3)之間以及從處理器(3)和主處理器(2)之間通過局部總線(4)連接，其特征為，所述主處理器(2)和從處理器(3)都是超長指令字處理器；處理器集合為M*N個，組成多個處理器集合的M*N陣列；M、N分別為行數和列數，且均為大于1的自然數；共有M*N個交換單元(6)與M*N個處理器集合一一對應；且M*N陣列的每一個節點處設有一個所述的交換單元(6)；上下或左右相鄰的交換單元(6)之間以及處理器集合(1)與對應的交換單元之間均通過全局總線(5)連接；M*N個交換單元(6)中的第一行交換單元(6)均與調試配置單元(9)通過全局總線(5)連接。

2.根據權利要求1所述的多核心處理器，其特征在于，所述調試配置單元(9)有N套輸入輸出端口通過全局總線(5)分別連接到多核心處理器的N列處理器集合，每套全局總線的輸入端都連接到一個FIFO緩沖器(9-5)上，FIFO緩沖器的寬度等于總線寬度，N個FIFO緩沖器的非空狀態線(9-6)組合在一起連接到調試控制狀態機(9-3)，調試控制狀態機(9-3)與所述N個FIFO緩沖器的使能端之間通過讀使能控制信號線(9-7)相接，每個FIFO緩沖器的輸出端連接到有N個輸入端口的復用器(9-4)的一個輸入端口；調試控制狀態機(9-3)分別與調試寄存器(9-2)與JTAG接口相連接；控制狀態機與JTAG接口相連。

所述的交換單元(6)包括X套輸入輸出端口；每一套輸入輸出端口的輸出端口接一個多輸入與門(6-2)的輸出端；所述多輸入與門的X-1路輸入端對應另外X-1套輸入輸出端口的輸入端口；每一套輸入輸出端口的輸入端口均接有一個交換路由控制器(6-1)；每一個交換路由控制器(6-1)輸出端接和該交換路由控制器對應的輸入輸出端口之外的X-1套輸入輸出端口中的輸出端復用器的控制端，輸出端復用器的的一個輸入端是全‘1’，另一個輸入端是總線輸入，輸出端復用器的輸出端口連接到多輸入與門的輸出端口，X取值為5。

3.根據權利要求2所述的多核心處理器，其特征在于，所述的全局數據總線(5)的輸出總線(5-1)及輸入總線(5-2)的總線寬度都是D+T比特，其中D比特用來傳輸數據信息，D取值為32，另外T比特用來傳輸數據信息的類型，T取值為3。

所述的主處理器包括控制使能信號輸入端口、全局總線端口、局部總線接口、配置與控制模塊(2-1)、延遲匹配單元(2-2)、主處理器復用器、程序存儲器(2-5)，數據存儲器(2-6)、寄存器文件(2-7)、取指令單元(2-8)、指令譯碼單元(2-9)、讀寄存器單元(2-10)、執行單元(2-11)和寫寄存器單元(2-12)；主處理器的配置和控制模塊(2-1)依次通過第一主處理器復用器(2-3)和數據寫總線(4-2)與從處理器通信連接；取指令單元(2-8)與程序存儲器(2-5)連接，主處理器通過局部總線中的數據寫總線(4-2)和數據讀總線(4-3)與從處理器通信連接；主處理器通過全局總線(5-2)與另外的處理器集合通信；

所述局部總線(4)包括用于主處理器(2)讀寫從處理器(3)的數據存儲器的數據讀總線(4-3)和數據寫總線(4-2)、用于主處理器(2)發送超長指令字到從處理器(3)的指令總線(4-1)，還包括將處理器集合(1)中的多個從處理器(3)連成一個雙向拓撲環的寄存器通信總線，第一寄存器通信總線(4-4)傳輸來自于拓撲環中左邊相鄰從處理器的寄存器通信數據，第二寄存器通信總線(4-5)傳輸來自于拓撲環中右邊相鄰從處理器的寄存器通信數據，第三寄存器通信總線(4-6)發送寄存器通信數據到拓撲環中左右相鄰的從處理器。

4.根據權利要求3所述的多核心處理器，其特征在于，所述局部總線(4)中的指令總線(4-1)的寬度是V+1比特，其中V比特用來傳輸超長指令字，與超長指令字的最大長度相同，為64比特，另外的1比特為指令有效位；所述局部總線(4)中的數據寫總線(4-2)及數據讀總線(4-3)的寬度為D+T比特，其中D比特用來傳輸數據信息，D取值為32，另外T比特用來傳輸數據信息的類型，T取值為3。

5.根據權利要求2所述的多核心處理器，其特征在于，5套輸入輸出端口分別連接上邊相鄰交換單元的輸入輸出端口、連接下邊相鄰交換單元的輸入輸出端口、連接左邊相鄰交換單元的輸入輸出端口、連接右邊相鄰交換單元的輸入輸出端口和連接相鄰主處理器單元的輸入輸出端口。