[發明專利]3D集成電路及其制造方法

有效

• 申請號: 201010189140.X
• 申請日: 2010-05-24
• 公開（公告）號: CN102263099A
• 公開（公告）日: 2011-11-30
• 發明（設計）人: 朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L23/485;H01L21/768;H01L21/265;H01L21/304
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 呂雁葭

技術領域

本發明涉及集成電路制造領域，尤其涉及一種具有擴散俘獲層的集成電路及其制造方法。

背景技術

在集成電路的制造過程中，來自硅通孔(through-Si-via，TSV)、互連結構或半導體器件金屬電極等結構的金屬離子，諸如Cu、Fe、Na等離子很容易擴散到晶體管結構和互連結構中，從而導致集成電路的性能下降，甚至出現故障。

可以使用直接將離子注入集成電路結構中的方法來俘獲金屬離子，然而注入的離子有可能進入目標區域以外的區域，特別是有可能對集成電路中的介質層和硅通孔等造成缺陷和損害。

發明內容

為了解決上述問題，根據本發明的一個方面，提供了一種3D集成電路結構，包括：半導體襯底；半導體器件，形成于所述半導體襯底的上表面；硅通孔，貫穿所述半導體襯底，包括覆蓋所述硅通孔側壁的絕緣層以及所述絕緣層內填充的導電材料；互連結構，將所述半導體器件與所述硅通孔之間進行連接；以及擴散俘獲區，形成于所述半導體襯底的下表面。

優選地，所述擴散俘獲區中包括Ar、Xe、Ge或P中任一種或多種，或者是其他能夠俘獲金屬離子的離子；這些離子的注入深度為10-1000nm；這些例子離子的注入劑量為10¹³-10¹⁶/cm²。

所述擴散俘獲區可以為金屬離子俘獲區，主要俘獲半導體結構中的Cu、Fe、Na等金屬離子。

對于本發明的實施例，離子俘獲區通過自對準硅通孔的外側形成。

根據本發明的另一個方面，提供了一種具有擴散俘獲層的集成電路的制造方法，包括：提供半導體襯底，所述半導體襯底的上表面包括半導體器件；在所述半導體襯底上形成硅通孔，所述硅通孔包括覆蓋硅通孔底部和側壁的襯層以及所述襯層內填充的導電材料；形成連接所述半導體器件與所述硅通孔之間的互連結構；選擇性刻蝕所述半導體襯底的下表面，并停止于所述硅通孔的襯層上；在所述下表面上形成擴散俘獲區；以及去除所述硅通孔高出所述下表面的部分。

優選地為了保護擴散俘獲層的表面，在形成擴散俘獲區之后，還包括在所述下表面上淀積保護層，并在去除所述硅通孔高出所述下表面部分的同時選擇性去除該保護層。

優選地，形成擴散俘獲區的方法可以包括對下表面進行離子注入，注入的離子包括Ar、Xe、Ge或P中任一種或多種；注入深度控制為10-1000nm；注入劑量為10¹³-10¹⁶/cm²。

為了得到最佳的厚度，在選擇性刻蝕所述下表面之前，還可以包括：將該半導體襯底的下表面研磨打薄。

對于在絕緣體上硅(SOI)、體硅(bulk?Si)或其它半導體襯底上制造的半導體器件，使用本發明實施例提供的自對準技術制造用于阻止金屬離子擴散的擴散俘獲層，避免了離子注入對介質層和硅通孔的損害。

附圖說明

通過以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特征和有點將更為清楚，在附圖中：

圖1-10示出了根據本發明實施例制造3D集成電路流程中各個步驟對應的集成電路結構剖面圖。

具體實施方式

下文的公開提供了許多不同的實施例或例子以實現本發明提供的技術方案。雖然下文中對特定例子的部件和設置進行了描述，但是，它們僅僅為示例，并且目的不在于限制本發明。

此外，本發明可以在不同實施例中重復參考數字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論的各種實施例和/或設置之間的關系。

本發明提供了各種特定工藝和/或材料的例子，但是，本領域普通技術人員可以意識到的其他工藝和/或其他材料的替代應用，顯然未脫離本發明要求保護的范圍。需強調的是，本文件內所述的各種區域的邊界包含由于工藝或制程的需要所作的必要的延展。

圖1-10詳細示出了根據本發明實施例制造流程中各步驟中的集成電路結構的剖面圖。以下將參照這些附圖對根據本發明實施例的各個步驟以及由此得到的3D集成電路予以詳細說明。