[發明專利]3D集成電路及其制造方法

有效

• 申請號: 201010189140.X
• 申請日: 2010-05-24
• 公開（公告）號: CN102263099A
• 公開（公告）日: 2011-11-30
• 發明（設計）人: 朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L23/485;H01L21/768;H01L21/265;H01L21/304
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 呂雁葭

1.一種3D集成電路結構，包括：

半導體襯底；

半導體器件，形成于所述半導體襯底的上表面；

硅通孔，貫穿所述半導體襯底，包括覆蓋所述硅通孔側壁的絕緣層以及所述絕緣層內填充的導電材料；

互連結構，將所述半導體器件與所述硅通孔之間進行連接；以及

擴散俘獲區，圍繞所述硅通孔形成于所述半導體襯底的下表面。

2.根據權利要求1所述的結構，其中，所述擴散俘獲區中包括Ar、Xe、Ge或P中任一種或多種。

3.根據權利要求1所述的結構，其中，所述擴散俘獲區中注入深度為10-1000nm。

4.根據權利要求1所述的方法，其中，所述擴散俘獲區中離子的注入劑量為10¹³-10¹⁶/cm²。

5.根據權利要求1所述的結構，其中所述擴散俘獲區為金屬離子俘獲區。

6.根據權利要求1至4中任一項所述的結構，其中所述擴散俘獲區自對準所述硅通孔的外圍形成于所述半導體襯底的下表面。

7.一種制造3D集成電路的方法，包括：

提供半導體襯底，所述半導體襯底的上表面包括半導體器件；

在所述半導體襯底上形成硅通孔，所述硅通孔包括覆蓋硅通孔側壁的絕緣層以及所述絕緣層內填充的導電材料；

形成連接所述半導體器件與所述硅通孔之間的互連結構；

選擇性刻蝕所述半導體襯底的下表面，并停止于所述硅通孔的絕緣層上；

在所述下表面上形成擴散俘獲區；

去除所述硅通孔高出所述下表面的部分。

8.根據權利要求7所述的方法，其中，在形成擴散俘獲區之后，還包括在所述下表面上淀積保護層，并在去除所述硅通孔高出所述下表面的部分的同時選擇性去除所述保護層。

9.根據權利要求7所述的方法，其中，在所述下表面上形成擴散俘獲區具體為：

自對準所述硅通孔的外側形成所述擴散俘獲區。

10.根據權利要求7所述的方法，其中，形成擴散俘獲區的方法包括對所述下表面進行離子注入，注入的離子包括Ar、Xe或P中任一種或多種的組合。

11.根據權利要求10所述的方法，其中，離子注入深度控制為10-1000nm。

12.根據權利要求10所述的方法，其中，離子注入劑量為10¹³-10¹⁶/cm²。

13.根據權利要求7所述的方法，在選擇性刻蝕所述下表面之前，還包括：將所述半導體襯底的下表面研磨打薄。

14.根據權利要求7至13中任一項所述的方法，所述擴散俘獲區為金屬離子俘獲區。