[發明專利]適用于微處理器的裝置及方法

有效

• 申請號: 201010185586.5
• 申請日: 2010-05-19
• 公開（公告）號: CN101887358A
• 公開（公告）日: 2010-11-17
• 發明（設計）人: 湯瑪斯·C·麥當勞
• 申請（專利權）人: 威盛電子股份有限公司
• 主分類號: G06F9/30
• 分類號: G06F9/30;G06F9/38
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 錢大勇

技術領域

本發明是有關微處理器領域，特別是關于從一種具有可變長度指令的指令集架構的微處理器的指令字節串流中取得指令。

背景技術

微處理器包含一或多個執行單元，用以進行實際的指令執行。超純量(superscalar)微處理器可于每一時鐘周期內發出多個指令至各個執行單元，因而得以增進總處理能力或增進每一時鐘周期內的平均指令。然而，微處理器管線上端的指令提取及解碼功能必須以有效率的速度來提供一指令串流給執行單元，藉以有效地使用執行單元及增進總處理能力。x86架構由于其指令長度并非固定，因此使得此工作更加困難，在此架構下，其每一指令的長度是變動的，此將于以下詳述。因此，x86微處理器必須包含很多的邏輯電路以處理進來的指令字節串流，以決定指令的開始及結束位置。因此，必須增進x86微處理器解析指令字節串流以得到各個指令的處理速率。

發明內容

根據本發明特征之一，本發明提供一種適用于微處理器的裝置，用以自微處理器的一指令字節串流中提取指令，該微處理器的指令集架構具可變長度指令。該裝置包含：一解碼邏輯單元及一控制邏輯單元。該解碼邏輯單元用以：解碼該指令字節串流的每一指令字節以產生相應的一操作碼字節指示符及一結束字節指示符；針對每一指令字節接收相應的一分支發生指示符，其中，當一分支預測器預測該指令字節為一分支指令的操作碼字節時，則該分支發生指示符為邏輯真值；針對每一指令字節產生相應的一不良預測指示符，其中，當相應的該分支發生指示符為邏輯真值且相應的該操作碼字節指示符為邏輯假值，則相應的該不良預測指示符為邏輯真值；及對于一指令的每一其余字節，將相應的該不良預測指示符設為邏輯真值，該指令的操作碼字節具有邏輯為真的該不良預測指示符。該控制邏輯單元用以從該指令字節串流中提取指令，并傳送該提取的指令以供該微處理器作后續的處理，其中該控制邏輯單元放棄傳送具有邏輯為真的該結束字節指示符和邏輯為真的該不良預測指示符的指令。

根據本發明特征之一，本發明提供一種適用于微處理器的方法，用以自微處理器的一指令字節串流中提取指令，該微處理器的指令集架構具可變長度指令。該方法包含：解碼該指令字節串流的每一指令字節以產生相應的一操作碼字節指示符及一結束字節指示符；針對每一指令字節接收一相應的一分支發生指示符，其中，當一分支預測器預測該指令字節為一分支指令的操作碼字節時，則該分支發生指示符為邏輯真值；針對每一指令字節產生相應的一不良預測指示符，其中，當相應的該分支發生指示符為邏輯真值且相應的該操作碼指示符為邏輯假值，則相應的該不良預測指示符為邏輯真值；對于一指令的每一其余字節，將相應的該不良預測指示符設為邏輯真值，該指令的操作碼字節具有邏輯為真的該不良預測指示符；從該指令字節串流中提取指令，并傳送該提取的指令以供該微處理器作后續的處理；及放棄傳送具有邏輯為真的該結束字節指示符和邏輯為真的該不良預測指示符的指令。

附圖說明

圖1顯示本發明實施例的微處理器的方塊圖。

圖2顯示圖1的指令格式器的L級的方塊圖。

圖3顯示圖2的累積前置消息238。

圖4顯示圖1的微處理器的操作。

圖5顯示圖1的指令格式器的部分L級和M級方塊圖。

圖6顯示圖5所示的微處理器元件的操作流程圖，用以自指令字節串流中取出指令(在一實施例中最多可取出三指令)，其不會產生時間延遲且與指令中的前置字節數目無關。

圖7顯示圖1的指令格式器的一部分的方塊圖。

圖8a和圖8b顯示圖7的部分指令格式器的操作流程圖。

圖9顯示圖5的多工隊列的詳細方塊圖。

圖10顯示圖1的指令格式器的部分M級的方塊圖。

圖11顯示圖5的M級控制邏輯單元的方塊圖。

圖12顯示圖1的指令格式器的部分M級的操作流程圖。

圖13顯示圖5的多工隊列于連續兩個時鐘周期的內容，以例示M級的操作。

圖14顯示圖5的多工隊列于連續兩個時鐘周期的內容，以例示M級的操作。

圖15顯示圖14中指令格式器于一時鐘周期內，將含有最多四十個指令字節的三個指令取得并傳送出去。

圖16顯示圖1的BTAC作了不良預測因而造成微處理器的分支錯誤，亦即，圖1的分支發生指示為邏輯真值但非為指令的操作碼。

圖17顯示漣波邏輯單元輸出的組成信號。

圖18顯示圖1的微處理器的操作流程圖。

圖19顯示圖2的長度解碼器的詳細方塊圖。

圖20顯示十六個長度解碼器的配置。