[發明專利]用于互連工藝中的半導體器件及其制造方法

有效

• 申請號: 201010182903.8
• 申請日: 2010-05-20
• 公開（公告）號: CN102254856A
• 公開（公告）日: 2011-11-23
• 發明（設計）人: 孫武;張海洋
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/522
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;謝栒

技術領域

本發明涉及半導體制程，尤?C其涉及用于互連工藝中的半導體器件及其制造方法。

背景技術

半導體集成電路技術的發展對互連技術提出了新的需求，互連集成技術在近期和遠期發展中將面臨一系列技術和物理限制的挑戰。隨著半導體器件尺寸的不斷收縮，互連結構也變得越來越窄，從而導致了越來越高的互連電阻。銅借助其優異的導電性，現已成為集成電路技術領域中互連集成技術的解決方案之一，銅互連技術已廣泛應用于90nm及65nm技術節點的工藝中。

在銅互連工藝中，由于金屬連線之間的空間在逐漸縮小，因此用于隔離金屬連線之間的中間絕緣層(IMD)也變得越來越薄，這樣會導致金屬連線之間可能會發生不利的相互作用或串擾。現已發現，降低用于隔離金屬連線層的中間絕緣層的介電常數(k)，可以有效地降低這種串擾。低k值中間絕緣層帶來的另一個好處是是可以有效降低互連的電阻電容(RC)延遲。因此，在90nm、65nm甚至45nm設計規則的應用中，超低k材料現在已越來越廣泛地應用于Cu互連工藝中作為隔離金屬銅的中間絕緣層。

圖1A-1D示出了利用傳統的大馬士革工藝制造銅互連層的方法。如圖1A所示，在前一互連層或有源器件層上沉積氮摻雜碳化物NDC(NitrogenDoped?Carbide)層100作為通孔停止層，然后在通孔停止層100上以CVD方式覆蓋一層介電層101。該介電層101具有低k值。然后在低k值介電層101的上面覆蓋一層鈍化層102。接著，在鈍化層102上涂覆第一底部抗反射涂層(BARC)103。之后，在BARC層103上沉積一層低溫氧化物(LTO)層104作為硬掩模。可選地，根據工藝的需要，還可以在LTO層104上進一步涂覆第二底部抗反射涂層105，以進一步增加光刻效用。接著，在第二底部抗反射涂層105上涂覆光刻膠層106。

接著，如圖1B所示，對該光刻膠層106進行曝光，顯影，以形成將要填充金屬銅的溝槽圖案。然后如圖1C所示，利用干式回蝕法刻蝕第二底部抗反射涂層105、LTO層104、第一底部抗反射涂層103，如采用等離子體刻蝕方式，直到到達鈍化層102的表面。接著，如圖1D所示，去除光刻膠層106、第二底部抗反射涂層105、LTO層104和第一底部抗反射涂層103，并采用等離子體刻蝕法刻蝕鈍化層102和部分介電層101，從而刻蝕出用于填充金屬的溝槽107。然后，對晶圓進行清洗。并在隨后的工藝中進行金屬沉積以形成金屬互連。

在現有技術中，在45nm技術節點及以下，當進行金屬沉積后，在溝槽107的底部會出現金屬尖刺(Spike)現象。也就是說，沉積的金屬會穿進沒有刻蝕的介電層101中。這種現象會造成電子遷移的問題，從而引起晶圓失效。因此這種現象是不希望得到的。

鑒于上述問題，需要提供一種用于互連工藝中的半導體器件及其制造方法，以消除上述尖刺現象，改善互連結構。

發明內容

在本發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明公開了一種制造用于互連工藝中的半導體器件的方法，包括如下步驟：在前端器件層上形成通孔停止層；在該通孔停止層上形成介電層；在該介電層上形成鈍化層；利用等離子體方法，對該鈍化層、該介電層進行蝕刻以在該介電層中形成溝槽；其特征在于，在刻蝕形成該溝槽時采用的氣體為CH₂F₂、CH₃F和CO₂的混合氣體。上述互連工藝可以為銅互連工藝。

較佳地，在刻蝕形成上述溝槽時采用的壓力在10-50mTorr之間。采用的頻率為27MHz時，采用的功率為200-500W。采用的頻率為2MHz時，采用的功率為500-1000W。較佳的，CH₂F₂的流量在20-100sccm之間。CH₃F的流量在20-50sccm之間。CO₂的流量在50-200sccm之間。較佳地，上述刻蝕的時間在10秒-50秒之間。

進一步地，上述溝槽的底部的中央向上方突起。該突起的厚度在50埃-200埃之間。

本發明進一步公開了一種用于互連工藝中的半導體器件，包含根據上述方法獲得的半導體互連結構。