[發明專利]半導體集成電路器件

有效

• 申請號: 201010166777.7
• 申請日: 2005-06-24
• 公開（公告）號: CN101866686A
• 公開（公告）日: 2010-10-20
• 發明（設計）人: 前田德章;篠崎義弘;山岡雅直;島崎靖久;礒田正典;新居浩二
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 付建軍

本申請是2005年6月24日提交的、申請號為“200510079129.7”、發明名稱為“半導體集成電路器件”的申請之分案申請。

相關申請的交叉參考

本申請要求在2004年9月15日申請的日本專利申請No.2004-267645的優先權，這里引證該申請的內容供參考。

技術領域

本發明涉及一種半導體集成電路器件，特別涉及有效地用于設有靜態隨機存取存儲器的半導體集成電路器件的技術。

背景技術

作為評估靜態隨機存取存儲器(以下將簡稱為SRAM)的存儲單元的參數之一，一般使用靜態噪聲余量(以下簡稱為SNM)。SNM表示被儲存在存儲單元中的數據的穩定性。隨著SNM的值增加，存儲單元的數據保持操作變得更穩定；然而，相反，將相反數據寫入被儲存在存儲單元中的保持數據變得更困難。日本未審專利公報No.2002-042476公開了作為解決這種問題的技術。本申請的發明人在上述公報的基礎上審查了SRAM的電路結構。圖17表示SRAM的方框圖。本公報的技術使用圖18所示的電壓供給電路用于讀取數據，使信號WEi變為低電平以便激活P溝道MOSFET，并向存儲單元供給與外部供給電壓Vcc相同的電平電壓，由此趨于保證穩定的驅動。在寫操作中，該技術使信號WEi變為高電平從而去激活P溝道MOSFET并激活N溝道MOSFET，而且將輸送給存儲單元的內部供給電壓降低到Vcc-Vth。由此，這項技術降低了被字線選擇的存儲單元的SNM，并增強了寫余量。

專利文獻1：日本未審專利公報No.2002-042476

發明內容

專利文獻1的技術涉及降低了供給存儲單元的內部供給電壓，其中該存儲單元的被行解碼器選擇的字線被激活，而不被列解碼器選擇，還涉及消失數據的危險，因為降低的SNM的讀出狀態中的噪聲的影響。為了避免這種危險，專利文獻1的技術提供了如圖19所示的外部供給電壓控制電路，其設置下限電壓并區別下限電壓，由此抑制未選擇存儲單元的SNM被降低。然而，為了產生這種下限電壓，需要一種在存儲器內提供中間共給電壓發生器的技術。這種中間供給電壓發生器的提供增加了存儲電路的電流消耗，并且下限電壓限制了SNM的降低，由此導致不能增加寫余量。尤其是在LSI(大規模集成電路)中，低功耗的趨勢和在LSI內部微觀構成MOSFET的趨勢將降低供給電壓，并且下限電壓和供給電壓之間的差異變得非常小。在這些情況下，專利文獻1的技術先于SNM作為存儲電路，這將面對增加寫余量的不可能性。

因此，本發明的目的是提供一種設有SRAM的半導體集成電路器件，以低供給電壓滿足SNM和寫余量的需求。本發明的前述和其它目的和新特征將從本說明書的下面文字說明以及附圖中明顯看出。

根據本發明的方案，半導體集成電路器件包括：對應多個字線和多個互補位線設置的多個靜態存儲單元；多個存儲單元電源線，每個電源線向連接到多個互補位線的每個的多個存儲單元的每個供給工作電壓；由電阻單元構成的多個電源電路，每個電源電路向每個存儲單元電源線供給電源電壓；和向互補位線供給對應電源電壓的預充電電壓的預充電電路，其中存儲單元電源線構成為具有耦合電容，由此在相應互補位線上傳輸寫信號。

根據本發明的另一方案，半導體集成電路器件包括：根據多個字線和多個互補位線設置的多個靜態存儲單元；多個存儲單元電源線，每個電源線向連接到多個互補位線的每個的多個存儲單元的每個供給工作電壓；各由開關MOSFET構成并對應存儲單元電源線的多個電源電路，在寫操作期間該電源電路處于OFF狀態。