[發明專利]半導體集成電路和用于半導體集成電路的測試方法

無效

• 申請號: 201010166447.8
• 申請日: 2010-04-23
• 公開（公告）號: CN101923897A
• 公開（公告）日: 2010-12-22
• 發明（設計）人: 前原仁一
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: G11C16/02
• 分類號: G11C16/02;G11C29/18
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 孫志湧;穆德駿

技術領域

本發明涉及一種半導體集成電路，并且具體地，涉及用于半導體集成電路的轉換延遲故障測試。

背景技術

由于邏輯電路的信號線上的信號傳輸延遲增加，出現了轉換延遲故障。轉換延遲故障測試是其中具有不同地改變的邏輯值的測試圖案(pattern)被輸入到測試目標電路以檢查在測試目標電路中是否已經出現轉換延遲故障的測試。近年來，隨著半導體器件的規模的增加，被包括在半導體器件中的隨機存取存儲器(RAM)的容量正在增加。伴隨RAM的容量中的增加，要在用于RAM的轉換延遲故障測試中測試的輸入/輸出路徑也在增加。因此，需要一種能夠在短時間內容易地設置RAM的地址端子的技術。

專利文獻1公布一種半導體集成電路，通過使用掃描測試方案，該半導體集成電路能夠容易地執行對在存儲器的外圍中的邏輯電路的測試或者存儲器和邏輯電路之間的路徑的測試。

參考圖1，下面將會描述專利文獻1中的半導體集成電路。圖1是示出在專利文獻1中的半導體集成電路10的構造的圖。半導體集成電路10包括測試電路12、邏輯電路14、測試電路16、存儲器18、邏輯電路20、以及測試電路22。

測試電路16包括用于來自于邏輯電路14的輸出信號，即，數據輸入信號DI[3:0]、地址信號輸入ADDR[3:0]、以及諸如芯片選擇信號CSN和寫入信號WRN這樣的控制信號的多路復用器MUX15至MUX20。應注意的是，盡管分別提供四個多路復用器和兩個多路復用器作為多路復用器MUX19和MUX20，但是為了附圖的簡化，為每一個示出一個多路復用器。

多路復用器MUX15至MUX20均具有被提供來自于邏輯電路14的輸出信號的輸入端子0。多路復用器MUX15具有被提供掃描輸入信號SCANIN3的輸入端子1，并且多路復用器MUX16至MUX18均具有被提供來自于存儲器18的數據輸出信號DO[3:1]的輸入端子1。多路復用器MUX19和MUX20均具有被連接至接地的輸入端子1。多路復用器MUX15至MUX18均具有被共同地提供掃描使能信號SCAN_EN的選擇輸入端子，并且多路復用器MUX19和MUX20均具有被共同地提供掃描測試信號SCAN_TEST的選擇輸入端子。

來自于多路復用器MUX15至MUX20的輸出信號被提供給用于數據輸入信號DI[3:0]的輸入端子、用于地址信號輸入ADDR[3:0]的輸入端子、以及用于控制信號的輸入端子。來自于存儲器18的數據輸出信號DO[0]被輸出作為掃描輸出信號SCANOUT3。

上面的專利文獻1的半導體集成電路10如下進行操作。在正常操作時，掃描測試信號SCAN_TEST和掃描使能信號SCAN_EN都被設置在低電平“L”。因此，被提供給它們的輸入端子0的信號，即，數據輸入信號DI[3:0]、地址信號ADDR[3:0]、以及控制信號被從多路復用器MUX15至MUX20輸出。

在測試操作時，掃描測試信號SCAN_TEST被設置為高電平“H”。被提供給它們的輸入端子1的信號，即，低電平被從多路復用器MUX19和MUX20輸出。因此，被提供給存儲器18的地址信號ADDR[3:0]被固定為“0000(二進制數)”，并且控制信號都被固定在使能狀態。在這樣的情況下，在存儲器18中，被提供給輸入端子的數據輸入信號DI[3:0]與時鐘信號CLK同步地被寫入作為“0000(二進制數)”的地址中的數據。而且，被寫入存儲器的“0000(二進制數)”的地址中的數據從用于數據輸出信號DO[3:0]的輸出端子照原樣被輸出。即，存儲器18以與觸發器相類似的方式進行操作。因此，測試電路16和存儲器18形成掃描鏈。

由測試電路16和存儲器18形成的掃描鏈能夠被用作用于觀察來自于邏輯電路14的輸出信號的觀察掃描鏈，并且還能夠被用作用于在預定的狀態下設置到邏輯20的輸入信號的控制掃描鏈。

根據專利文獻1的半導體集成電路，通過測試電路16固定被提供給存儲器的地址信號以指定在測試操作時的預定的地址，使得與時鐘信號同步地將數據寫入存儲器的指定地址中，并且用于存儲器的指定地址中的數據位中的每一個的電路被用作觸發器以形成掃描鏈。因此，與傳統的各種方案相比較，能夠在具有較小的經費的電路構造中執行對存儲器的外圍中的邏輯電路的測試。

引用列表：

專利文獻1：JP?2004-279310A

發明內容