[發明專利]半導體集成電路和用于半導體集成電路的測試方法

無效

• 申請號: 201010166447.8
• 申請日: 2010-04-23
• 公開（公告）號: CN101923897A
• 公開（公告）日: 2010-12-22
• 發明（設計）人: 前原仁一
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: G11C16/02
• 分類號: G11C16/02;G11C29/18
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 孫志湧;穆德駿

1.一種半導體集成電路，包括：

存儲器；

邏輯電路，所述邏輯電路被構造為輸出用于所述存儲器的地址的地址信號；以及

地址控制電路，所述地址控制電路與所述邏輯電路和所述存儲器的地址端子相連接，并且被構造為接收測試信號以基于所述測試信號將來自于所述邏輯電路的地址信號和具有預置的邏輯值的輸出信號中的一個輸出到所述存儲器的所述地址端子，

其中所述測試信號指示其中不執行轉換延遲故障測試的用戶模式和其中對從所述邏輯電路到所述存儲器的所述地址端子的路徑執行轉換延遲故障測試的測試模式中的一個。

2.根據權利要求1所述的半導體集成電路，其中所述地址控制電路包括：

掃描觸發器，所述掃描觸發器被構造為輸出所述輸出信號；

NAND門，所述NAND門被構造為接收所述測試信號和所述輸出信號，并且當所述測試信號指示測試模式時輸出所述輸出信號；以及

AND門，所述AND門被構造為接收來自于所述邏輯電路的地址信號和來自于所述NAND門的所述輸出信號并且基于所述輸出信號將所述地址信號和所述輸出信號中的一個輸出到所述存儲器的所述地址端子。

3.根據權利要求2所述的半導體集成電路，其中所述地址控制電路進一步包括：

多路復用器，所述多路復用器被構造為接收來自于所述邏輯電路的地址信號和來自于所述掃描觸發器的所述輸出信號作為數據輸入，接收所述測試信號作為選擇輸入，當所述測試信號指示測試模式時將所述輸出信號輸出到所述掃描觸發器，并且當所述測試信號指示用戶模式時將所述地址信號輸出到所述掃描觸發器。

4.根據權利要求1所述的半導體集成電路，其中所述地址控制電路包括：

第一掃描觸發器，所述第一掃描觸發器被構造為輸出所述輸出信號；

第一多路復用器，所述第一多路復用器被構造為接收來自于所述邏輯電路的地址信號和來自于所述第一掃描觸發器的所述輸出信號作為數據輸入和接收第一選擇信號作為選擇輸入，并且響應于所述第一選擇信號將所述地址信號和所述輸出信號中的一個輸出到所述存儲器的所述地址端子；

第二掃描觸發器，所述第二掃描觸發器被構造為輸出具有預置的邏輯值的選擇信號；以及

AND門，所述AND門被構造為接收來自于所述第二掃描觸發器的選擇信號和測試信號，并且當測試信號指示測試模式時將第一選擇信號輸出到所述第一多路復用器。

5.根據權利要求4所述的半導體集成電路，其中所述地址控制電路進一步包括：

第二多路復用器，所述第二多路復用器被構造為接收來自于所述邏輯電路的地址信號和來自于所述第一掃描觸發器的所述輸出信號作為數據輸入和接收所述測試信號作為選擇輸入，并且當所述測試信號指示測試模式時將所述輸出信號輸出到所述第一掃描觸發器，并且當所述測試信號指示用戶模式時將所述地址信號輸出到所述第一掃描觸發器。

6.根據權利要求1所述的半導體集成電路，進一步包括：

控制器，所述控制器被構造為輸出用于對所述存儲器的BIST(內建自測試)測試的BIST控制信號和測試圖案，

其中，所述地址控制電路接收來自于所述控制器的所述測試圖案和BIST測試信號，并且當所述BIST測試信號指示其中對所述存儲器執行BIST測試的BIST測試模式時，將所述測試圖案輸出到所述存儲器的所述地址端子。

7.根據權利要求6所述的半導體集成電路，進一步包括：

AND門，所述AND門被構造為接收來自于所述存儲器的輸出信號和所述BIST測試信號，并且當所述BIST測試信號指示BIST測試模式時將來自于所述存儲器的輸出信號提供給所述控制器。