[發明專利]一種欠壓鎖存電路

有效

• 申請號: 201010165852.8
• 申請日: 2010-05-06
• 公開（公告）號: CN101826791A
• 公開（公告）日: 2010-09-08
• 發明（設計）人: 曾強
• 申請（專利權）人: 日銀IMP微電子有限公司
• 主分類號: H02M1/32
• 分類號: H02M1/32
• 代理公司: 寧波奧圣專利代理事務所(普通合伙) 33226
• 代理人: 程曉明

技術領域

本發明涉及一種模擬集成電路中啟動電路的欠壓鎖存技術，尤其是涉及一種欠壓鎖存電路。

背景技術

電源芯片上電啟動時，電源會通過電源芯片輸入端的等效電阻和電容對電源芯片進行充電，使得電源芯片的電源電壓穩定上升，直到電源電壓上升到電源芯片的開啟電壓時電源芯片才開始正常工作。然而當使用該電源芯片的系統的負載電流較大時，有可能會將電源芯片的電源電壓拉低到電源芯片的開啟電壓以下，這樣將出現系統一開啟就被關斷的現象。為了保證電源芯片正常進入啟動狀態且穩定工作，同時也為了電源芯片工作時電源電壓的波動不會對電源芯片的集成電路和應用該電源芯片的系統造成損害，一般需要使用欠壓鎖存(UnderVoltage?LockOut，UVLO)電路對電源芯片的電源電壓實時監控和鎖存。

圖1給出了電源管理類集成電路的一種欠壓鎖存電路，其包括電源分壓電路11、第一比較器12、第二比較器13、用于提供帶隙基準參考電壓的基準電壓源14和主要由一些邏輯器件組成的邏輯電路15，電源分壓電路11的輸入端接電源電壓，電源分壓電路11分別與第一比較器12的正向輸入端和第二比較器13的反向輸入端相連接，基準電壓源14分別與第一比較器12的反向輸入端和第二比較器13的正向輸入端相連接，第一比較器12的輸出端和第二比較器13的輸出端相連接，且其公共連接端與邏輯電路15的輸入端相連接，邏輯電路15的輸出端輸出欠壓鎖存電壓信號，該欠壓鎖存電壓信號作為電源芯片的集成電路的輸入信號。這種欠壓鎖存電路由于主要由比較器和基準電壓源組成，因此其所使用的元器件較多、占用面積較大，且響應時間較慢。

發明內容

本發明所要解決的技術問題是提供一種結構簡單、器件少、占用面積小，且響應時間快的欠壓鎖存電路。

本發明解決上述技術問題所采用的技術方案為：一種欠壓鎖存電路，包括施密特觸發器、用于穩定所述的施密特觸發器的輸入端的電壓的齊納二極管和用于維持所述的齊納二極管穩壓時的工作電流的電流偏置，所述的電流偏置具有第一連接端和第二連接端，所述的電流偏置的第一連接端接電源電壓，所述的電流偏置的第二連接端分別與所述的施密特觸發器的輸入端和所述的齊納二級管的陰極相連接，所述的齊納二極管的陽極接地，所述的施密特觸發器的輸出端輸出電壓信號。

所述的電流偏置主要由電阻和電容組成，所述的電阻和所述的電容并聯連接，所述的電阻的第一端與所述的電容的第一端相連接構成所述的電流偏置的第一連接端，所述的電阻的第二端與所述的電容的第二端相連接構成所述的電流偏置的第二連接端。

所述的施密特觸發器主要由第一NMOS管、第二NMOS管、第三NMOS管、第四PMOS管、第五PMOS管和第六PMOS管組成，所述的第四PMOS管的源極、所述的第四PMOS管的襯底、所述的第五PMOS管的襯底、所述的第六PMOS管的襯底和所述的第三NMOS管的漏極均接電源電壓，所述的第四PMOS管的漏極與所述的第五PMOS管的源極相連接，且其公共連接端與所述的第六PMOS管的源極相連接，所述的第四PMOS管的柵極、所述的第五PMOS管的柵極、所述的第二NMOS管的柵極和所述的第一NMOS管的柵極相連接作為所述的施密特觸發器的輸入端，并與所述的電流偏置的第二連接端相連接，所述的第五PMOS管的漏極與所述的第二NMOS管的漏極相連接，所述的第二NMOS管的源極與所述的第一NMOS管的漏極相連接，且其公共連接端與所述的第三NMOS管的源極相連接，所述的第二NMOS管的襯底、所述的第一NMOS管的襯底、所述的第一NMOS管的源極、所述的第三NMOS管的襯底和所述的第六PMOS管的漏極均接地，所述的第六PMOS管的柵極與所述的第三NMOS管的柵極相連接，所述的第五PMOS管的漏極與所述的第二NMOS管的漏極的公共連接端與所述的第六PMOS管的柵極與所述的第三NMOS管的柵極的公共連接端相連接作為所述的施密特觸發器的輸出端。

所述的施密特觸發器的輸出端連接有邏輯電路，所述的邏輯電路的輸入端與所述的施密特觸發器的輸出端相連接，所述的邏輯電路的輸出端輸出欠壓鎖存電壓信號。

所述的邏輯電路主要由反相器組成，所述的施密特觸發器的輸出端與所述的反相器的輸入端相連接，所述的反相器的輸出端輸出欠壓鎖存電壓信號。