[發明專利]集成電路及形成集成電路的方法

有效

• 申請號: 201010164123.0
• 申請日: 2010-04-14
• 公開（公告）號: CN101866685A
• 公開（公告）日: 2010-10-20
• 發明（設計）人: 廖忠志
• 申請（專利權）人: 中國臺灣積體電路制造股份有限公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 姜燕;邢雪紅

技術領域

本發明涉及一種集成電路設計，特別涉及雙端口靜態隨機存取存儲器(static?random?access?memory，SRAM)的設計。

背景技術

靜態隨機存取存儲器(static?random?access?memory，簡稱SRAM)一般用于集成電路中。SRAM單元具有無須重新刷新而能維持數據的優點特性。SRAM單元可包含不同的晶體管數目，并且通常以晶體管的數目稱之，例如，六晶體管(6T)SRAM、八晶體管(8T)SRAM等等。晶體管一般形成一數據閂鎖以儲存一個位元。額外的晶體管可被加入以控制對晶體管的存取。SRAM單元一般具有一個排列成列與行的陣列。SRAM單元的每一列連接至一字元線，其用以判斷目前SRAM單元是否被選取。SRAM單元的每一行連接至一位元線(或一對的互補位元線)，其用以將一位元寫入至SRAM單元或從SRAM單元中讀出一位元。

當整合在系統單芯片(system-on-chip，SOC)的應用時，傳統的6T與8T存儲器面臨增加降低電源損耗的需求與增加的速度。然而，于傳統6T存儲器中，電源損耗的降低需要降低操作電壓。此造成一單元穩定度的考慮，其由降低的Vcc_min所造成，并且因此降低靜態噪聲邊界(static?noise?margin，SNM)。

除了前述討論的問題之外，SOC應用也面臨其他的困境。為了降低電源損耗，當于一睡眠模式或一低電源模式時，邏輯電路的操作電壓可被降低或關閉以節省電源。然而，于SOC應用中，處理器(中央處理單元(CPU))并不可以被關閉，并且其仍然需要存取等級一(level?1，L1)快取存儲器。由于必要的SNM，L1快取存儲器的操作電壓不可被降低太多，同時處理器的操作電壓也不可被降低，因此對整個電源損耗的減少是有限的。

發明內容

本發明實施例提供一種集成電路，包括一雙端口靜態隨機存取存儲器單元，其包括一第一半寫入端口、一第二半寫入端口以及一讀取端口。第一半寫入端口包括彼此互相內連的一第一上拉(pull-up)晶體管、一第一下拉(pull-down)晶體管以及一第一傳導柵(pass-gate)晶體管。第二半寫入端口包括彼此互相內連的一第二上拉晶體管、一第二下拉晶體管以及一第二傳導柵晶體管，并且第二半寫入端口內連至第一半寫入端口。第一傳導柵晶體管以及第二傳導柵晶體管的通道長度小于第一下拉晶體管以及第二下拉晶體管的通道長度。讀取端口包括一讀取端口下拉晶體管以及一讀取端口傳導柵晶體管，其中讀取端口下拉晶體管連接至第一半寫入端口且讀取端口傳導柵晶體管連接至讀取端口下拉晶體管。

本發明實施例提供一種集成電路，包括：一雙端口靜態隨機存取存儲器單元，包括多條排列成列與行的靜態隨機存取存儲器單元，其中每一上述靜態隨機存取存儲器單元包括：一第一半寫入端口包括彼此互相內連的一第一上拉晶體管、一第一下拉晶體管以及一第一傳導柵晶體管；一第二半寫入端口包括彼此互相內連的一第二上拉晶體管、一第二下拉晶體管以及一第二傳導柵晶體管，并且上述第二半寫入端口內連至上述第一半寫入端口，其中上述第一傳導柵晶體管以及上述第二傳導柵晶體管的通道長度小于上述第一上拉晶體管以及上述第二上拉晶體管的通道長度；以及一讀取端口包括一讀取端口下拉晶體管以及一讀取端口傳導柵晶體管，其中上述讀取端口下拉晶體管連接至上述第一半寫入端口以及上述第二半寫入端口的其中一者且上述讀取端口傳導柵晶體管連接至上述讀取端口下拉晶體管。

本發明實施例提供一種形成一集成電路的方法，包括下列步驟：形成一雙端口靜態隨機存取存儲器單元，包括：形成一第一上拉晶體管以及一第二上拉晶體管；形成一第一下拉晶體管以及一第二下拉晶體管；形成一第一傳導柵晶體管以及一第二傳導柵晶體管，其中上述第一上拉晶體管、上述第一下拉晶體管以及上述第一傳導柵晶體管彼此互相內連以形成一第一半寫入端口，且其中上述第二上拉晶體管、上述第二下拉晶體管以及上述第二傳導柵晶體管彼此互相內連以形成一第二半寫入端口；形成一讀取端口包括一讀取端口下拉晶體管連接至上述第一半寫入端口以及形成一讀取端口傳導柵晶體管連接至上述讀取端口下拉晶體管；以及形成一邏輯晶體管，其中上述讀取端口下拉晶體管的一第一源/漏極延伸區以及一第一袋區的至少一者與上述邏輯晶體管的一第二源/漏極延伸區以及一第二袋區同時形成，且與上述第一下拉晶體管的一第三源/漏極延伸區以及一第三袋區形成于不同時間。

本發明亦提供其他實施例。

本發明的優點包含增加的操作速度、降低的操作電壓及降低的電源損耗。

附圖說明