[發(fā)明專利]集成電路及形成集成電路的方法有效
| 申請(qǐng)?zhí)枺?/td> | 201010164123.0 | 申請(qǐng)日： | 2010-04-14 |
| 公開(kāi)（公告）號(hào)： | CN101866685A | 公開(kāi)（公告）日： | 2010-10-20 |
| 發(fā)明（設(shè)計(jì)）人： | 廖忠志 | 申請(qǐng)（專利權(quán)）人： | 中國(guó)臺(tái)灣積體電路制造股份有限公司 |
| 主分類號(hào)： | G11C11/413 | 分類號(hào)： | G11C11/413 |
| 代理公司： | 隆天國(guó)際知識(shí)產(chǎn)權(quán)代理有限公司 72003 | 代理人： | 姜燕;邢雪紅 |
| 地址： | 中國(guó)臺(tái)*** | 國(guó)省代碼： | 中國(guó)臺(tái)灣;71 |
| 權(quán)利要求書： | 查看更多 | 說(shuō)明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 集成電路 形成 方法 | ||
1.一種集成電路，包括：
一雙端口靜態(tài)隨機(jī)存取存儲(chǔ)器單元，包括：
一第一半寫入端口，其包括彼此互相內(nèi)連的一第一上拉晶體管、一第一下拉晶體管以及一第一傳導(dǎo)柵晶體管；
一第二半寫入端口，其包括彼此互相內(nèi)連的一第二上拉晶體管、一第二下拉晶體管以及一第二傳導(dǎo)柵晶體管，并且上述第二半寫入端口內(nèi)連至上述第一半寫入端口，其中上述第一傳導(dǎo)柵晶體管以及上述第二傳導(dǎo)柵晶體管的通道長(zhǎng)度小于上述第一下拉晶體管以及上述第二下拉晶體管的通道長(zhǎng)度；以及
一讀取端口包括一讀取端口下拉晶體管以及一讀取端口傳導(dǎo)柵晶體管，其中上述讀取端口下拉晶體管連接至上述第一半寫入端口且上述讀取端口傳導(dǎo)柵晶體管連接至上述讀取端口下拉晶體管。
2.如權(quán)利要求1所述的集成電路，其中上述第一傳導(dǎo)柵晶體管以及上述第二傳導(dǎo)柵晶體管的上述通道長(zhǎng)度小于上述第一上拉晶體管以及上述第二上拉晶體管的通道長(zhǎng)度。
3.如權(quán)利要求1所述的集成電路，其中上述第一傳導(dǎo)柵晶體管的上述通道長(zhǎng)度與上述第一下拉晶體管的上述通道長(zhǎng)度的一比值小于約百分之九十五。
4.如權(quán)利要求1所述的集成電路，其中上述讀取端口下拉晶體管的一通道長(zhǎng)度小于上述第一下拉晶體管以及上述第二下拉晶體管的上述通道長(zhǎng)度。
5.如權(quán)利要求1所述的集成電路，其中上述第一傳導(dǎo)柵晶體管以及上述第二傳導(dǎo)柵晶體管的通道長(zhǎng)度等于上述第一下拉晶體管以及上述第二下拉晶體管的通道長(zhǎng)度。
6.如權(quán)利要求1所述的集成電路，還包括：
一第一Vss線，其連接至上述第一下拉晶體管的一源極以及上述讀取端口下拉晶體管的一源極；以及
一第二Vss線，其連接至上述第二下拉晶體管的一源極以及一等同于上述雙端口靜態(tài)隨機(jī)存取存儲(chǔ)器單元的鄰近靜態(tài)隨機(jī)存取存儲(chǔ)器單元的一第二下拉晶體管的一源極，其中上述第一Vss線以及上述第二Vss線彼此互相平行且實(shí)際上地彼此分開(kāi)。
7.如權(quán)利要求1所述的集成電路，還包括：
寫入位元線的一互補(bǔ)對(duì)，其連接至上述第一傳導(dǎo)柵晶體管以及上述第二傳導(dǎo)柵晶體管；以及
一讀取位元線，其連接至上述讀取端口傳導(dǎo)柵晶體管。
8.一種集成電路，包括：
一雙端口靜態(tài)隨機(jī)存取存儲(chǔ)器單元，包括多條排列成列與行的靜態(tài)隨機(jī)存取存儲(chǔ)器單元，其中每一上述靜態(tài)隨機(jī)存取存儲(chǔ)器單元包括：
一第一半寫入端口包括彼此互相內(nèi)連的一第一上拉晶體管、一第一下拉晶體管以及一第一傳導(dǎo)柵晶體管；
一第二半寫入端口包括彼此互相內(nèi)連的一第二上拉晶體管、一第二下拉晶體管以及一第二傳導(dǎo)柵晶體管，并且上述第二半寫入端口內(nèi)連至上述第一半寫入端口，其中上述第一傳導(dǎo)柵晶體管以及上述第二傳導(dǎo)柵晶體管的通道長(zhǎng)度小于上述第一上拉晶體管以及上述第二上拉晶體管的通道長(zhǎng)度；以及
一讀取端口包括一讀取端口下拉晶體管以及一讀取端口傳導(dǎo)柵晶體管，其中上述讀取端口下拉晶體管連接至上述第一半寫入端口以及上述第二半寫入端口的其中一者且上述讀取端口傳導(dǎo)柵晶體管連接至上述讀取端口下拉晶體管。
9.如權(quán)利要求8所述的集成電路，還包括延伸于上述隨機(jī)存取存儲(chǔ)器陣列的一行方向的多條Vss線，其中一對(duì)相鄰的行共用上述Vss線的其中三條Vss線。
10.如權(quán)利要求9所述的集成電路，其中上述Vss線系于一第二金屬層，上述第二金屬層緊接在一底部金屬層上方，且其中上述Vss線的上述其中三條Vss線包括：
一第一垂直Vss線，其連接至一第一下拉晶體管的一源極以及一第一靜態(tài)隨機(jī)存取存儲(chǔ)器單元的一讀取端口下拉晶體管的一源極；
一第二垂直Vss線，其連接至上述第一下拉晶體管的一源極以及一鄰近于上述第一靜態(tài)隨機(jī)存取存儲(chǔ)器單元的一第二靜態(tài)隨機(jī)存取存儲(chǔ)器單元的上述讀取端口下拉晶體管的一源極；以及
一第三垂直Vss線，其連接至上述第一靜態(tài)隨機(jī)存取存儲(chǔ)器單元的一第二下拉晶體管的一源極以及上述第二靜態(tài)隨機(jī)存取存儲(chǔ)器單元的一第二下拉晶體管的一源極。
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