[發明專利]主動元件陣列基板及其制作方法

無效

• 申請號: 201010161952.3
• 申請日: 2010-04-15
• 公開（公告）號: CN101814460A
• 公開（公告）日: 2010-08-25
• 發明（設計）人: 陳柏林;林致遠;林瑜旻;林俊男
• 申請（專利權）人: 友達光電股份有限公司
• 主分類號: H01L23/14
• 分類號: H01L23/14;H01L23/48;H01L23/525;H01L23/535;H01L21/768
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 陶海萍

技術領域

本發明關于一種主動元件陣列基板(Active?Device?Array?Substrate)，特別關于一種具有銅導電層的主動元件陣列基板。

背景技術

隨著薄膜晶體管液晶顯示器(TFT-LCD)面板尺寸愈做愈大，伴隨的是金屬導線阻值不夠低所產生的電阻電容(RC)延遲效應，因而，導致信號在傳輸的過程中產生扭曲失真，而影響面板畫質的呈現。利用阻值低的單層銅金屬來形成金屬導線，可以有效降低RC延遲效應。然而，在制造完銅金屬時，會在銅金屬的表面上形成氧化銅，由于銅表層的氧化銅與銅的被蝕刻速率不同，容易在蝕刻制造工藝中發生斷線的問題。

發明內容

本發明提供一種主動元件陣列基板，該主動元件陣列基板具有較佳的電性效能。

本發明提供一種主動元件陣列基板的制作方法，通過該主動元件陣列基板的制作方法可有效改善斷線比率。

本發明提出一種主動元件陣列基板，該主動元件陣列基板具有至少一圖案化導電層，圖案化導電層包括銅層，銅層在平行銅層的法線方向的剖面是由第一梯形與疊在第一梯形上的第二梯形構成，第一梯形的底角與第二梯形的底角為角度差異介于5°至30°的銳角。

在本發明的一實施例中，上述的第一梯形的底角與第二梯形的底角的角度差異例如是介于7°至13°。

在本發明的一實施例中，上述的第一梯形的底角與第二梯形的底角的角度差異例如是10°。

在本發明的一實施例中，上述的圖案化導電層還包括阻障層，銅層疊在阻障層上。

在本發明的一實施例中，上述的阻障層的材料為選自由鉬、鉬合金、鈦、鈦合金、鋁合金及銅合金所組成的族群中的至少一者。

在本發明的一實施例中，上述的第一梯形的高例如是大于第二梯形的高。

在本發明的一實施例中，上述的第一梯形的高例如是介于1500埃至5000埃，而第二梯形的高例如是介于50埃至1500埃。

在本發明的一實施例中，上述的圖案化導電層是構成多個主動元件的多個柵極。

在本發明的一實施例中，上述的圖案化導電層是構成多個主動元件的多個源極和/或漏極。

本發明提出一種主動元件陣列基板的制作方法，包括下列步驟。首先，以第一沉積速率沉積第一銅層于基板上。接著，以第二沉積速率沉積第二銅層于第一銅層上，其中第一沉積速率大于第二沉積速率。然后，圖案化第一銅層與第二銅層。

在本發明的一實施例中，在上述的圖案化第一銅層與第二銅層后，第一銅層在平行第一銅層的法線方向的第一剖面例如是第一梯形，第二銅層在平行第一銅層的法線方向的第二剖面例如是第二梯形，第一梯形的底角與第二梯形的底角為角度差異例如是介于5°至30°的銳角。

在本發明的一實施例中，上述的沉積第一銅層與第二銅層的方法包括濺射法。

在本發明的一實施例中，上述的第一沉積速率是第二沉積速率的兩倍以上。

在本發明的一實施例中，在上述的沉積第一銅層之前，還包括沉積阻障層于基板上，而第一銅層是沉積于阻障層上。

本發明實施例的有益效果在于，本發明所提出的主動元件陣列基板中，由于銅層的剖面中的第一梯形的底角與第二梯形的底角為角度差異介于5°至30°的銳角，所以具有較佳的外觀結構，因此可有效地避免結構缺陷的產生，進而改善電性效能。

此外，在本發明所提出的主動元件陣列基板的制作方法中，由于第一沉積速率大于第二沉積速率，所以第二銅層具有較佳的原子排列、較少的薄膜缺陷及較低的氧化速度，因此可有效地改善斷線比率。

附圖說明

圖1A至圖1G是依照本發明的一實施例的主動元件陣列基板的制造流程剖面圖。

圖2為圖1E中的圖案化導電層122沿著另一剖面方向的剖面圖，其中圖2的剖面方向與圖1E的剖面方向互相垂直。

【主要元件符號說明】

100：基板

102、102a、116、116a：阻障層

104、104a、106、106a、118、118a、120、120a：銅層

108、122：圖案化導電層

110：介電層

112：通道層

114、114a：歐姆接觸層

124：薄膜晶體管

126：保護層

128：開口

130：像素電極

N：法線方向

T1、T2、T3、T4：梯形

θ1、θ2、θ3、θ4：角度

具體實施方式