[發(fā)明專利]集成電路封裝結(jié)構(gòu)及方法

無效

• 申請?zhí)枺?/td>: 201010159828.3
• 申請日: 2010-04-29
• 公開（公告）號: CN102237324A
• 公開（公告）日: 2011-11-09
• 發(fā)明（設(shè)計）人: 胡春生
• 申請（專利權(quán)）人: 國碁電子（中山）有限公司;鴻海精密工業(yè)股份有限公司
• 主分類號: H01L23/48
• 分類號: H01L23/48;H01L21/60
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本發(fā)明涉及半導體封裝技術(shù)，特別涉及一種集成電路封裝結(jié)構(gòu)及方法。

背景技術(shù)

球柵陣列(Ball?Grid?Array，BGA)型封裝結(jié)構(gòu)中，通常利用錫球(solder?ball)將所封裝的集成電路(Integrated?Circuit，IC)的輸入/輸出(Input/Output，I/O)端引出至集成電路封裝體表面形成I/O引腳，以便與外部電路連接。但BGA型封裝體中錫球的焊錫性問題容易影響I/O引腳的電氣特性。且，錫球的高度需大于IC元件的高度，導致錫球體積較大，從而限制了BGA型封裝體內(nèi)的錫球數(shù)量，進而限制了BAG型封裝體表面可引出的I/O引腳的數(shù)量。

發(fā)明內(nèi)容

有鑒于此，需提供一種集成電路封裝結(jié)構(gòu)，可改良集成電路封裝體的輸入/輸出引腳的電氣特性，并增加集成電路封裝體表面可引出的輸入/輸出引腳的數(shù)量。

本發(fā)明實施方式中的集成電路封裝結(jié)構(gòu)，包括集成電路、塑封膠體及輸入/輸出引腳。其中，集成電路包括印刷電路板、芯片及金線。印刷電路板包括信號線路及分布于印刷電路板邊緣的輸入/輸出端。芯片貼裝于所述印刷電路板的表面。金線用于連接芯片與信號線路及輸入/輸出端。塑封膠體用于封裝集成電路以形成封裝體，并使得輸入/輸出端外露于封裝體側(cè)面。輸入/輸出引腳分布于封裝體上表面與下表面中的任意一面及側(cè)面，以將外露于封裝體側(cè)面的輸入/輸出端相應引出至封裝體上表面與下表面中的一面，以便于連接外部電路。

本發(fā)明實施方式中的集成電路封裝方法包括以下步驟：將大型印刷電路板劃分為多個區(qū)域，并在每個區(qū)域內(nèi)分別布置集成電路；用塑封膠體封裝所述大型印刷電路板及所述集成電路以形成封裝體；以區(qū)域為單位切割所述封裝體，以分離所述集成電路，并使得每個集成電路的輸入/輸出端外露于切割后的封裝體側(cè)面；將輸入/輸出引腳電鍍于切割后的封裝體上表面與下表面中的任意一面及側(cè)面，以將所述集成電路的輸入/輸出端相應引出至切割后的封裝體上表面與下表面中的一面。

本發(fā)明提出的集成電路封裝結(jié)構(gòu)及方法，利用輸入/輸出引腳將集成電路的輸入/輸出端直接從集成電路封裝體側(cè)面引出至封裝體表面，改良了集成電路封裝體的輸入/輸出引腳的電氣特性，并增加了集成電路封裝體表面可引出的輸入/輸出引腳的數(shù)量。

附圖說明

圖1為本發(fā)明提出的集成電路封裝結(jié)構(gòu)的一種實施方式的示意圖；

圖2為圖1中集成電路封裝結(jié)構(gòu)一種實施方式A-A方向的剖面圖；

圖3為圖1中集成電路封裝結(jié)構(gòu)表面的輸入/輸出引腳的分布示意圖；

圖4為圖1中集成電路封裝結(jié)構(gòu)另一種實施方式A-A方向的剖面圖；

圖5為本發(fā)明提出的集成電路封裝方法的流程圖；

圖6為本發(fā)明提出的集成電路封裝方法中在印刷電路板上布置集成電路的流程圖；

圖7為本發(fā)明提出的集成電路封裝方法中印刷電路板上集成電路的分布示意圖；及

圖8為本發(fā)明提出的集成電路封裝方法中切割封裝體的示意圖。

主要元件符號說明

集成電路封裝結(jié)構(gòu)????????????100、100’

印刷電路板??????????????????10、10’

芯片????????????????????????20、21

被動元件????????????????????30、31、32

金線????????????????????????40、41、42、43、44

輸入/輸出端?????????????????50、51、50’、51’

塑封膠體????????????????????60、61

輸入/輸出引腳????????????70、71

信號線路?????????????????80、81

集成電路?????????????????90

封裝體側(cè)面???????????????S0、S1

封裝體上表面?????????????S2

封裝體下表面?????????????S3

區(qū)域?????????????????????Z0、Z1、Z2、Z3

具體實施方式