[發明專利]并行接口連接的方法和使用該方法的裝置

無效

• 申請號: 201010151680.9
• 申請日: 2010-01-13
• 公開（公告）號: CN101820450A
• 公開（公告）日: 2010-09-01
• 發明（設計）人: 甘內桑薩希什·庫瑪;鄭鎮溶
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H04L29/10
• 分類號: H04L29/10
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 邵亞麗

相關申請的交叉引用

該申請要求于2009年1月13日向韓國知識產權局提出的韓國專利申請號10-2009-0002745的優先權，其公開在此通過引用方式而被整體包含。

技術領域

本發明構思的實施例涉及接口連接技術，并且更具體地，涉及MAC-PHY接口連接方法和執行該方法的裝置。

背景技術

合并于2007年5月3日發布的MAC-PHY接口規范1.02以作為參考。

圖1圖解了通用管理接口的串行讀操作的時序圖。參見圖1，媒介訪問控制(MAC)通過串行數據線SERIAL_DATA發送物理層(PHY)寄存器地址A[7:0]到物理層(PHY)以用于串行操作。然后，PHY通過串行數據線SERIAL_DATA發送PHY寄存器數據D[7:0]到MAC。

在事務的第一部分期間，MAC通過串行數據線SERIAL_DATA連續發送用于指示PHY寄存器讀操作的開始的一比特SYNC“1”、用于指示串行讀操作的一比特R/W“1”、8比特的PHY寄存器地址A[7:0]、和用于指示事務的第一部分的終止的一比特“0”到PHY。在向MAC發送PHY寄存器數據D[7:0]之前的從0時鐘周期0*t_CLKP到31時鐘周期31*t_CLKP期間內，PHY通過串行數據線SERIAL_DATA發送比特“0”給MAC。

在事務的第二部分期間，PHY通過串行數據線SERIAL_DATA連續發送用于指示PHY寄存器數據的開始的一比特“1”、8比特的PHY寄存器數據D[7:0]、和用于指示事務的第二部分的終止的一比特“1”到MAC。如圖1中所示，為執行一個串行讀操作，在MAC或PHY中消耗的時鐘周期t_CLKP在最壞情況下是52個時鐘周期(52＝11+31+10)或者在最好情況下是22個時鐘周期(22＝11+1+10)。

圖2圖解了通用管理接口的串行寫操作的時序圖。參見圖2，在一事務期間，MAC通過串行數據線SERIAL_DATA連續發送用于指示PHY寄存器寫操作的開始的一比特SYNC“1”、用于指示串行寫操作的一比特R/W“0”、8比特的PHY寄存器地址A[7:0]、8比特的寫數據D[7:0]、和用于指示該事務的終止的一比特“0”到PHY。

如圖2所示，為執行一個串行寫操作，在MAC或PHY中消耗的時鐘周期t_CLKP是19個時鐘周期(19*t_CLKP)，即19＝10+0+9。如參見圖1和2所說明的，MAC和PHY消耗了大量功率來執行串行讀/串行寫操作。另外，MAC和PHY需要串并轉換器(未示出)和并串轉換器(未示出)來交換PHY寄存器數據和PHY寄存器地址。因此，需要大量邏輯以及門計算來實現該串并轉換器和并串轉換器。

發明內容

本總的發明構思提供了一種并行接口連接的方法以及執行該方法的裝置，其能夠消耗較少的功率，并減少不必要的邏輯和不必要的門計數。

本發明的一個示例實施例提供一種媒介訪問控制(MAC)-物理層(PHY)接口連接方法，包括：在地址階段中，由所述MAC通過并行數據總線發送PHY寄存器地址到所述PHY；并且在數據階段中，由所述MAC通過該并行數據總線發送寫數據到所述PHY，或由所述MAC接收通過該并行數據總線從PHY輸出的讀數據。該MAC在兩個時鐘周期內發送該PHY寄存器地址和該寫數據到PHY。

本發明的一個示例實施例提供一種媒介訪問控制(MAC)-物理層(PHY)接口連接方法，包括：在地址階段中，由所述PHY通過并行數據總線接收從所述MAC輸出的PHY寄存器地址；以及在數據階段中，由所述PHY通過該并行數據總線接收從所述MAC輸出的寫數據或由所述PHY通過該并行數據總線發送讀數據到所述MAC。

該PHY在一個時鐘周期內發送該讀數據到MAC。

本發明的一個示例實施例提供一種半導體器件，包括：寄存器；和寫電路，用于將寫數據寫入到該寄存器的第一存儲區，所述寫數據是在數據階段中通過并行數據總線輸入的，該第一存儲區由在地址階段中通過該并行數據總線輸入的寫地址指定。

該地址階段和該數據階段被分別在一個時鐘周期中執行。該寫電路包括：第一邏輯門，用于邏輯操作初始化使能信號和讀/寫信號；發送控制電路，用于響應于該第一邏輯門的輸出信號而控制通過該并行數據總線輸入的信號的發送；和多路分解器，用于響應于該第一邏輯門的輸出信號而發送該發送控制電路的輸出信號到該寄存器或內部電路。