[發(fā)明專利]并行接口連接的方法和使用該方法的裝置

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 201010151680.9
• 申請(qǐng)日: 2010-01-13
• 公開(kāi)（公告）號(hào): CN101820450A
• 公開(kāi)（公告）日: 2010-09-01
• 發(fā)明（設(shè)計(jì)）人: 甘內(nèi)桑薩希什·庫(kù)瑪;鄭鎮(zhèn)溶
• 申請(qǐng)（專利權(quán)）人: 三星電子株式會(huì)社
• 主分類號(hào): H04L29/10
• 分類號(hào): H04L29/10
• 代理公司: 北京市柳沈律師事務(wù)所 11105
• 代理人: 邵亞麗

1.一種媒介訪問(wèn)控制(MAC)-物理層(PHY)接口連接方法，包括：

在地址階段中，由所述MAC通過(guò)并行數(shù)據(jù)總線將PHY寄存器地址發(fā)送到所述PHY；和

在數(shù)據(jù)階段中，由所述MAC通過(guò)所述并行數(shù)據(jù)總線將寫(xiě)數(shù)據(jù)發(fā)送到所述PHY，或由所述MAC通過(guò)所述并行數(shù)據(jù)總線接收從所述PHY輸出的讀數(shù)據(jù)。

2.如權(quán)利要求1中的方法，其中，所述MAC在兩個(gè)時(shí)鐘周期內(nèi)將所述PHY寄存器地址和所述寫(xiě)數(shù)據(jù)發(fā)送給所述PHY。

3.一種媒介訪問(wèn)控制(MAC)-物理層(PHY)接口連接方法，包括：

在地址階段中，由所述PHY通過(guò)并行數(shù)據(jù)總線接收從所述MAC輸出的PHY寄存器地址；和

在數(shù)據(jù)階段中，由所述PHY通過(guò)所述并行數(shù)據(jù)總線接收從所述MAC輸出的寫(xiě)數(shù)據(jù)，或由所述PHY通過(guò)所述并行數(shù)據(jù)總線將讀數(shù)據(jù)發(fā)送給所述MAC。

4.如權(quán)利要求3中的方法，其中，由所述PHY向所述MAC發(fā)送讀數(shù)據(jù)的步驟發(fā)生在一個(gè)單獨(dú)的時(shí)鐘周期內(nèi)。

5.如權(quán)利要求3中的方法，其中，由PHY通過(guò)并行數(shù)據(jù)總線發(fā)送讀數(shù)據(jù)給MAC的步驟在周轉(zhuǎn)時(shí)間過(guò)去后通過(guò)所述并行數(shù)據(jù)總線將所述讀數(shù)據(jù)發(fā)送給所述MAC。

6.如權(quán)利要求5中的方法，其中，所述周轉(zhuǎn)時(shí)間小于或等于31個(gè)時(shí)鐘周期。

7.一種半導(dǎo)體器件，包括：

寄存器；和

寫(xiě)電路，被配置成在數(shù)據(jù)階段中，將通過(guò)并行數(shù)據(jù)總線輸入的寫(xiě)數(shù)據(jù)寫(xiě)入到由在地址階段中通過(guò)該并行數(shù)據(jù)總線輸入的寫(xiě)地址指定的所述寄存器的第一存儲(chǔ)區(qū)內(nèi)。

8.如權(quán)利要求7中的半導(dǎo)體器件，其中，該寫(xiě)地址和該寫(xiě)數(shù)據(jù)是分別從所述MAC輸出的。

9.如權(quán)利要求7中的半導(dǎo)體器件，其中，該地址階段和該數(shù)據(jù)階段均分別在一個(gè)時(shí)鐘周期內(nèi)被執(zhí)行。

10.如權(quán)利要求7中的半導(dǎo)體器件，其中，該寫(xiě)電路包括：

第一邏輯門，被配置成接收初始化使能信號(hào)和讀/寫(xiě)信號(hào)；

發(fā)送控制電路，被配置成響應(yīng)于該第一邏輯門的輸出信號(hào)，而控制通過(guò)該并行數(shù)據(jù)總線輸入的信號(hào)的發(fā)送；和

多路分解器，被配置成為響應(yīng)于該第一邏輯門的輸出信號(hào)，而發(fā)送該發(fā)送控制電路的輸出信號(hào)給該寄存器或內(nèi)部電路。

11.如權(quán)利要求10中的半導(dǎo)體器件，其中，該寫(xiě)電路進(jìn)一步包括：第二邏輯門，被配置成響應(yīng)于該第一邏輯門的輸出信號(hào)和正常發(fā)送操作使能信號(hào)，而控制該發(fā)送控制電路的操作。

12.如權(quán)利要求7中的半導(dǎo)體器件，進(jìn)一步包括：讀電路，被配置成在數(shù)據(jù)階段中讀取存儲(chǔ)在于地址階段中通過(guò)該并行數(shù)據(jù)總線輸入的讀地址指定的所述寄存器的第二存儲(chǔ)區(qū)內(nèi)的數(shù)據(jù)，且通過(guò)該并行數(shù)據(jù)總線發(fā)送該讀數(shù)據(jù)到外部設(shè)備。

13.如權(quán)利要求12中的半導(dǎo)體器件，其中，該外部設(shè)備是MAC，其中該讀地址是從該MAC輸出的，以及其中該讀數(shù)據(jù)被發(fā)送給該MAC。

14.如權(quán)利要求12中的半導(dǎo)體器件，其中，該讀電路包括：

第一邏輯門，被配置成接收初始化使能信號(hào)和讀/寫(xiě)信號(hào)；

多路分解器，被配置成響應(yīng)于該第一邏輯門的輸出信號(hào)，而控制該讀數(shù)據(jù)或從內(nèi)部電路輸出的數(shù)據(jù)的發(fā)送；和

發(fā)送控制電路，被配置成響應(yīng)于該第一邏輯門的輸出信號(hào)，而控制該多路分解器的輸出信號(hào)到該并行數(shù)據(jù)總線的發(fā)送。

15.如權(quán)利要求14中的半導(dǎo)體器件，其中，該讀電路進(jìn)一步包括：第二邏輯電路，被配置成響應(yīng)于該第一邏輯門的輸出信號(hào)和正常接收操作使能信號(hào)，而控制該發(fā)送控制電路的操作。

16.如權(quán)利要求13中的半導(dǎo)體器件，其中，該讀電路進(jìn)一步包括：反相器，被配置成將該讀/寫(xiě)信號(hào)取反，并發(fā)送經(jīng)取反的讀/寫(xiě)信號(hào)給該第一邏輯門。

17.一種媒介訪問(wèn)控制(MAC)-物理層(PHY)接口，包括：

并行數(shù)據(jù)總線，被配置成在地址階段中將從所述MAC輸出的地址發(fā)送給所述PHY，以及在數(shù)據(jù)階段中將從該MAC輸出的寫(xiě)數(shù)據(jù)發(fā)送給該P(yáng)HY或?qū)脑揚(yáng)HY輸出的讀數(shù)據(jù)發(fā)送給該MAC；和

第一信號(hào)線，被配置成將從該MAC輸出的讀/寫(xiě)信號(hào)發(fā)送給該P(yáng)HY。