[發明專利]半導體裝置有效
| 申請號: | 201010150094.2 | 申請日: | 2010-03-15 |
| 公開(公告)號: | CN101866946A | 公開(公告)日: | 2010-10-20 |
| 發明(設計)人: | 高橋徹雄;大月高實 | 申請(專利權)人: | 三菱電機株式會社 |
| 主分類號: | H01L29/06 | 分類號: | H01L29/06;H01L29/41;H01L29/739 |
| 代理公司: | 中國專利代理(香港)有限公司 72001 | 代理人: | 何欣亭;徐予紅 |
| 地址: | 日本*** | 國省代碼: | 日本;JP |
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| 摘要: | |||
| 搜索關鍵詞: | 半導體 裝置 | ||
技術領域
本發明涉及半導體裝置,特別是涉及具有保護環(guard?ring)的半導體裝置。
背景技術
一般在功率用半導體中要求高的主耐壓保持能力。在進行這種耐壓保持時一般使用保護環結構。這些基本結構及應用結構,例如公開于以下文獻等。
文獻:B.Jayant?Baliga,“Power?Semiconduntor?Devices”,美國,PWS?PUBLISHING?COMPANY,pp.98-103.
保護環結構是以包圍發射極的方式形成浮動的雜質區域,進行表面電場的緩沖,并保持耐壓的結構。
在保護環設置至半導體襯底的端部的情況下,在設有元件形成區域的半導體襯底的中央部附近有可能發生電場的峰。因此,不會將保護環形成至半導體襯底的端部。
又,調整保護環間隔,以使電場的峰在最外周的保護環所附帶的保護環電極的正下方成為最大。因此,存在在最外周的保護環所附帶的保護環電極的正下方提高耐壓受限制的問題。
此外,該保護環結構有保持耐壓所需要的面積大的問題。
發明內容
本發明鑒于上述課題構思而成,提供能夠謀求耐壓穩定化的半導體裝置。
本發明的半導體裝置包括:半導體襯底,該半導體襯底具有主表面且在主表面具有元件形成區域;保護環,在俯視圖中該保護環以包圍元件形成區域周圍的方式形成在半導體襯底的主表面;保護環電極,形成在半導體襯底的主表面上且與保護環電連接;溝道截斷區域,在俯視圖中該溝道截斷區域形成為在半導體襯底的主表面位于保護環的外周側;溝道截斷電極,形成在半導體襯底的主表面上且與溝道截斷區域電連接;以及場電極,以絕緣狀態配置在半導體襯底上,場電極包含位于半導體襯底的主表面與保護環電極之間的第一部分和位于半導體襯底的主表面與溝道截斷電極之間的第二部分,第一部分在俯視圖中具有與保護環電極重疊的部分,第二部分在俯視圖中具有與溝道截斷電極重疊的部分。
依據本發明,場電極包含位于半導體襯底的主表面與保護環電極之間的第一部分和位于半導體襯底的主表面與溝道截斷電極之間的第二部分,第一部分在俯視圖中具有與保護環電極重疊的部分,第二部分在俯視圖中具有與溝道截斷電極重疊的部分。從而,場電極與保護環電極及溝道截斷電極電容耦合,能夠防止最外周的保護環所附帶的保護環電極的正下方發生電場集中。因此,能夠謀求耐壓的穩定化。
本發明的上述以及其它目的、特征、布局及優點,通過參照附圖理解的關于本發明的以下的詳細說明,當會更加清晰。
附圖說明
圖1是概略地表示本發明實施方式1的半導體裝置的平面圖。
圖2是沿著圖1的II-II線的概略剖視圖。
圖3是概略表示本發明實施方式2的半導體裝置的平面圖。
圖4是沿著圖3的IV-IV線的概略剖視圖。
圖5是本發明實施方式3的半導體裝置的概略剖視圖,是對應于圖3的IV-IV線的剖面的概略剖視圖。
圖6是本發明實施方式4的半導體裝置的概略剖視圖,是對應于圖3的IV-IV線的剖面的概略剖視圖。
圖7是比較例的半導體裝置的概略剖視圖,是對應于圖3的IV-IV線的剖面的概略剖視圖。
圖8是表示本發明實施方式1和比較例的表面電場分布(電場及距離)的圖。
具體實施方式
以下,基于附圖,就本發明的實施方式進行說明。
(實施方式1)
首先,對本發明實施方式1的半導體裝置的結構進行說明。
參照圖1及圖2,本實施方式的半導體裝置20主要包括:半導體襯底1、集電極電極5、場氧化膜6、發射極電極7a、保護環電極7b、7c、7d、7e、溝道截斷(channel?stopper)電極7f、以及場電極9a、9b、10。再者,在圖1中為了方便圖示而省略了鈍化膜8。
主要參照圖1,在半導體裝置20的俯視圖中的中央部配置有IGBT(絕緣柵雙極型晶體管:Insulated?Gate?Bipolar?Transistor)等的功率用半導體元件的形成區域14。在俯視圖中,以包圍元件形成區域14周圍的方式形成保護環電極7b、7c、7d、7e。在俯視圖中,以包圍保護環電極7e周圍的方式形成場電極10和溝道截斷電極7f。
主要參照圖2,半導體襯底1包括:n-襯底1b、p型埋入層2a、保護環2b、2c、2d、2e、溝道截斷區域3、和n型緩沖層4。半導體襯底1具有主表面1a。在半導體襯底1的主表面1a形成有p型埋入層2a、保護環2b、2c、2d、2e和溝道截斷區域3。
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