[發明專利]半導體器件

無效

• 申請號: 201010143449.5
• 申請日: 2010-03-17
• 公開（公告）號: CN101866951A
• 公開（公告）日: 2010-10-20
• 發明（設計）人: 大田浩史;齋藤涉;小野昇太郎;藪崎宗久;羽田野菜名;渡邊美穗
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/739;H01L29/06;H01L29/36
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 許海蘭

本申請基于2009年4月16日提交的在先日本專利申請No.2009-100338的并要求其優先權，其全部內容以引用的方式結合在本文中。

技術領域

本發明涉及具有超結結構的電力用的半導體器件。

背景技術

電力控制用的MOSFET(Metal?Oxide?Semiconductor?FieldEffect?Transistor，金屬氧化物半導體場效應管)等半導體器件例如大部分采用在半導體基板的表面具有柵極，在與表面垂直的方向上流過電流的結構(縱型)，被用作開關元件等。

在縱型的MOSFET中，導通電阻較大地依賴于傳導層(漂移層)的電阻，但由于需要耐壓，所以在提高漂移層的雜質濃度上存在限制。即，在元件耐壓與導通電阻中存在折衷選擇(trade-off)的關系，作為改善該折衷選擇的關系的MOSFET的一個例子，已知有將漂移層設為由交替排列的n型柱(pillar)層與p型柱層構成的超結結構(以下還稱為SJ結構)的技術。

SJ結構通過使包含在n型柱層與p型柱層中的填充量(雜質量)相同，虛擬地制作無摻雜層，保持高耐壓，并且通過高摻雜的n型柱層流過電流，從而可以實現超過了材料界限的低導通電阻。

半導體器件的SJ結構形成在形成有晶體管的元件區域以及包圍其周圍的沒有形成晶體管的終端區域(元件包圍區域)中的情況較多。在元件周圍區域成為與元件區域的n型柱層相同程度的雜質(施主)濃度的制造工藝中，為了回避終端耐壓降低，而在元件周圍區域中形成了SJ結構。即使在元件周圍區域形成了SJ結構，與元件區域相比，元件周圍區域的耐壓降低，存在使半導體器件整體引起破壞或可靠性降低這樣的問題。具體而言，產生起因于由于元件周圍區域中的局部電場集中而引起的漏電流的耐壓降低、通過由于局部電場集中而引起的熱載流子被捕捉到元件周圍區域的絕緣膜中而導致的耐壓變動等。

因此，例如，有如下半導體器件：設為使與非活性區域(元件周圍區域)的n型柱層的條紋平行的部分的寬度小于活性區域(元件區域)的n型雜質層的寬度，且使與非活性層的p型柱層的條紋平行的部分的寬度大于活性區域的p型柱層的寬度的并列結構，而且，在非活性層中，與n型柱層相比增加p型柱層的總雜質量，將總雜質量設為平衡的結構。日本特開2005-260199號公報示出了該種半導體器件。

該種半導體器件由于回避了處于元件周圍區域的源電極側的電場集中，所以可以抑制在源電極側發生的耐壓降低。但是，該半導體器件在元件周圍區域的與元件區域相反的一側引起電場集中的可能性變高。具有如下問題：半導體器件為了提高良品率，即使制造工藝產生偏差，也需要使由n型柱層與p型柱層的并列配置的方向的寬度以及雜質濃度等決定的雜質量收斂在容許范圍內而確保耐壓，但僅通過增大元件周圍區域的p型柱層的寬度，良品率并不高。

發明內容

本發明提供一種半導體器件，其特征在于，具備：

晶體管，具有第一導電型的第一半導體層、和形成在上述第一半導體層上的元件區域且沿著與上述第一半導體層的表面平行的方向交替排列了第一導電型的第二半導體層以及第二導電型的第三半導體層的柱結構的漂移層；

形成在上述第一半導體層上且與上述元件區域鄰接并包圍上述元件區域的第一元件周圍區域，并相對上述漂移層并行并且交替配置的第一導電型的第四半導體層以及具有比上述第四半導體層多的雜質量的第二導電型的第五半導體層；

在上述第四以及第五半導體層上隔著絕緣膜形成的電極層；以及

形成在上述第一半導體層上且與上述第一元件周圍區域鄰接并包圍上述第一元件包圍區域的第二元件周圍區域，并相對上述第四以及第五半導體層并行并且交替配置的第一導電型的第六半導體層以及具有比上述第六半導體層少的雜質量的第二導電型的第七半導體層。

附圖說明

圖1是示意地示出本發明的比較例1的半導體器件的周邊部的結構的剖面圖。

圖2是示意地示出本發明的實施例的包括半導體器件的周邊角部的結構的俯視圖。

圖3是示意地示出本發明的實施例的半導體器件的周邊部的結構的圖，圖3(a)是沿著圖2的A-A線的剖面圖，圖3(b)是沿著圖2的B-B線的剖面圖。

圖4是示意地示出本發明的實施例的半導體器件的周邊部的結構，示出過剩地摻雜了p型雜質的狀態的剖面圖。

圖5是示意地示出本發明的實施例的半導體器件的周邊部的結構，示出過剩地摻雜了n型雜質的狀態的剖面圖。

圖6是與比較例一起示意地示出本發明的實施例的可以確保半導體器件的耐壓的n型柱層以及p型柱層的雜質量比的容許范圍的圖。