[發(fā)明專利]非易失性半導(dǎo)體存儲器裝置以及其中的數(shù)據(jù)讀取方法

有效

• 申請?zhí)枺?/td>: 201010135747.X
• 申請日: 2010-03-10
• 公開（公告）號: CN102024495A
• 公開（公告）日: 2011-04-20
• 發(fā)明（設(shè)計(jì)）人: 板垣清太郎;福住嘉晃;巖田佳久
• 申請（專利權(quán)）人: 株式會社東芝
• 主分類號: G11C16/02
• 分類號: G11C16/02;G11C16/26;H01L27/115
• 代理公司: 北京市中咨律師事務(wù)所 11247
• 代理人: 楊曉光;于靜

相關(guān)申請的交叉引用

本申請基于在2009年9月18日提交的在先的日本專利申請No.2009-216403并要求其優(yōu)先權(quán)，并通過引用將其全部內(nèi)容并入到這里。

技術(shù)領(lǐng)域

本發(fā)明涉及電可重寫數(shù)據(jù)的(electrically?data-rewritable)非易失性半導(dǎo)體存儲器裝置以及其中的數(shù)據(jù)讀取方法。

背景技術(shù)

隨著小型化技術(shù)達(dá)到其極限，非常希望通過層疊存儲器基元來改善非易失性半導(dǎo)體存儲器裝置(例如，NAND閃速存儲器)的位密度(bitdensity)。作為實(shí)例，提出了一種層疊型NAND閃速存儲器，其由使用垂直型晶體管的存儲器基元配置而成(參見例如日本未審查的專利申請公開No.2007-266143)。層疊型NAND閃速存儲器的操作(包括讀取操作)基本上與常規(guī)平面型NAND閃速存儲器的操作相同。因此，當(dāng)試圖增加層疊型NAND閃速存儲器的容量時(shí)，在讀取期間抑制來自不進(jìn)行讀取操作的未選擇的存儲器串的泄漏電流是重要的。

通常，NAND閃速存儲器通過向連接到未選擇的存儲器串的選擇晶體管的柵極施加地電勢或負(fù)電勢而抑制來自未選擇的存儲器串的泄漏電流。此外，通常，NAND閃速存儲器通過減少連接到一條位線的存儲器串的數(shù)目而解決了上述問題。近年來，存在對除了常規(guī)技術(shù)之外進(jìn)一步增加泄漏電流抑制的需求。

發(fā)明內(nèi)容

根據(jù)本發(fā)明的第一方面，一種非易失性半導(dǎo)體存儲器裝置包括：存儲器基元陣列，其具有多個(gè)存儲器串，每一個(gè)所述存儲器串包括串聯(lián)連接的多個(gè)存儲器基元；以及控制電路，其被配置為執(zhí)行讀取操作以從在所述多個(gè)存儲器串當(dāng)中的被選擇的存儲器串中所包括的存儲器基元讀取數(shù)據(jù)，每一個(gè)所述存儲器串包括：半導(dǎo)體層，其具有沿垂直于襯底的方向延伸的柱狀部分并用作所述存儲器基元的體；電荷存儲層，其圍繞所述柱狀部分并通過存儲電荷而保持?jǐn)?shù)據(jù)；以及第一導(dǎo)電層，其圍繞所述柱狀部分，其中所述電荷存儲層被夾在所述第一導(dǎo)電層與所述柱狀部分之間，所述第一導(dǎo)電層平行于所述襯底延伸并用作所述存儲器基元的柵極，所述控制電路被配置為，在所述讀取操作期間，向不進(jìn)行所述讀取操作的未選擇的存儲器串中的所述存儲器基元中的至少一個(gè)的柵極施加第一電壓，并向不進(jìn)行所述讀取操作的所述未選擇的存儲器串中的所述存儲器基元中的另一存儲器基元的柵極施加低于所述第一電壓的第二電壓。

根據(jù)本發(fā)明的第二方面，一種非易失性半導(dǎo)體存儲器裝置包括：存儲器基元陣列，其具有多個(gè)存儲器串，每一個(gè)所述存儲器串包括串聯(lián)連接的多個(gè)存儲器基元；以及控制電路，其被配置為執(zhí)行讀取操作以從在所述多個(gè)存儲器串當(dāng)中的被選擇的存儲器串中所包括的存儲器基元讀取數(shù)據(jù)，每一個(gè)所述存儲器串包括：半導(dǎo)體層，其具有沿垂直于襯底的方向延伸的柱狀部分并用作所述存儲器基元的體；電荷存儲層，其圍繞所述柱狀部分并通過存儲電荷而保持?jǐn)?shù)據(jù)；以及第一導(dǎo)電層，其圍繞所述柱狀部分，其中所述電荷存儲層被夾在所述第一導(dǎo)電層與所述柱狀部分之間，所述第一導(dǎo)電層平行于所述襯底延伸并用作所述存儲器基元的柵極；接合部分，其接合在所述半導(dǎo)體層中的所述柱狀部分的對的下端并用作背柵(back?gate)晶體管的體；以及第二導(dǎo)電層，其圍繞所述接合部分，其中所述電荷存儲層被夾在所述第二導(dǎo)電層與所述接合部分之間，所述第二導(dǎo)電層平行于所述襯底延伸并用作所述背柵晶體管的柵極，所述控制電路被配置為，在所述讀取操作期間，向不進(jìn)行所述讀取操作的未選擇的存儲器串中的所述背柵晶體管的柵極施加第一電壓，并向不進(jìn)行所述讀取操作的所述未選擇的存儲器串中的所述存儲器基元的柵極施加小于所述第一電壓的第二電壓。

根據(jù)本發(fā)明的第三方面，一種非易失性半導(dǎo)體存儲器裝置中的數(shù)據(jù)讀取方法，所述非易失性半導(dǎo)體存儲器裝置包括具有多個(gè)存儲器串的存儲器基元陣列，每一個(gè)所述存儲器串包括串聯(lián)連接的多個(gè)存儲器基元，每一個(gè)所述存儲器串包括：半導(dǎo)體層，其具有沿垂直于襯底的方向延伸的柱狀部分并用作所述存儲器基元的體；電荷存儲層，其圍繞所述柱狀部分并通過存儲電荷而保持?jǐn)?shù)據(jù)；以及第一導(dǎo)電層，其圍繞所述柱狀部分，其中所述電荷存儲層被夾在所述第一導(dǎo)電層與所述柱狀部分之間，所述第一導(dǎo)電層平行于所述襯底延伸并用作所述存儲器基元的柵極，所述方法包括：在執(zhí)行從在所述多個(gè)存儲器串當(dāng)中的被選擇的存儲器串中所包括的所述存儲器基元讀取數(shù)據(jù)的讀取操作期間，向不進(jìn)行所述讀取操作的未選擇的存儲器串中的所述存儲器基元中的至少一個(gè)存儲器基元的柵極施加第一電壓，并向不進(jìn)行所述讀取操作的所述未選擇的存儲器串中的所述存儲器基元中的另一個(gè)存儲器基元的柵極施加低于所述第一電壓的第二電壓。

附圖說明