[發(fā)明專利]分析集成電路效能的系統(tǒng)與方法

有效

• 申請?zhí)枺?/td>: 201010130277.8
• 申請日: 2010-03-05
• 公開（公告）號: CN101826124A
• 公開（公告）日: 2010-09-08
• 發(fā)明（設(shè)計）人: 劉潮權(quán);謝弘盛;劉德培
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 隆天國際知識產(chǎn)權(quán)代理有限公司 72003
• 代理人: 姜燕;邢雪紅

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路，特別涉及分析集成電路效能的系統(tǒng)與方法。

背景技術(shù)

工藝變異、電壓變異、溫度變異以及壓降(IRdrop)變異都會對集成電路 產(chǎn)生影響。一般而言，這些變異會影響集成電路中的電路效能。因此，即使 集成電路的功能正常并且在容差(tolerances)范圍內(nèi)制造，但所有可能產(chǎn)生的 變異仍會使得集成電路無法正常運作。

一般而言，芯片變異(on-chipvariation；OCV)為一種時序分析方法 (timing-analysismethodology)，用以在集成電路中的電路發(fā)生工藝變異 (fabricationprocessvariations)的情況下分析集成電路的時序。芯片變異可允 許電路設(shè)計者能夠依照用以建立集成電路的工藝的預(yù)期工藝變異來確保其 電路設(shè)計繼續(xù)符合設(shè)計準則。

一般而言，工藝都會發(fā)生不同程度的工藝變異。某些工藝變異對整個工 藝來說是相對一致的，而其他工藝變異會在不同的晶片批(waferlots)之間變 化，但對單一晶片批來說是一致的。單一晶片批的晶片之間會發(fā)生其他工藝 變異，而其他工藝變異會在單一晶片上改變。最后，某些工藝變異會發(fā)生在 單一集成電路芯片中。

舉例而言，單一集成電路芯片中會發(fā)生光罩(mask)變異、蝕刻(etching) 變異、光學(xué)近接(opticalproximity)變異等等工藝變異。一般而言，大部分的 這些變異會發(fā)生在一小區(qū)域上，并可能會影響電路的一部分但不會影響該電 路的另一部分。這些變異會產(chǎn)生例如信號設(shè)置(signalsetup)、信號保持(signal hold)以及時鐘門控(clockgating)等等問題。

傳統(tǒng)的統(tǒng)計靜態(tài)時序分析(statisticalstatictiminganalysis；SSTA)通過一 電路模擬應(yīng)用程序(例如SPICE)來執(zhí)行蒙地卡羅模擬(MonteCarlosimulation) 技術(shù)，并且使用工藝模式來計算集成電路的時序效能。蒙地卡羅模擬技術(shù)可 從工藝模式的工藝變異信息中計算出集成電路的一系列的效能值 (performancenumbers)。然而，由于必須模擬各種可能的工藝變異，因此執(zhí)行 統(tǒng)計靜態(tài)時序分析相當(dāng)耗時。

傳統(tǒng)的靜態(tài)時序分析+芯片變異(STA+OCV)方法使用一固定的時序降額 因子(timingde-ratingfactor)來計算時序路徑的最小與最大時序，并且此時序 降額因子可應(yīng)用于集成電路的一時序路徑中的各個時序路徑元件(例如一緩 沖器鏈(bufferchain)中的各個緩沖器)。此固定的時序降額因子可為一生產(chǎn)工 藝相依值(manufacturingprocessdependentvalue)。接著，可通過分析時序路 徑中的各個時序路徑元件上的時序降額因子的各種正面效益(positive contribution)與負面效益(negativecontribution)的可能組合，用以決定出集成 電路的最小與最大時序。若集成電路符合設(shè)計準則，則集成電路會被視為已 經(jīng)通過靜態(tài)時序分析+芯片變異分析。當(dāng)靜態(tài)時序分析+芯片變異方法指定一 時序降額因子時，靜態(tài)時序分析+芯片變異方法并不會考慮時序路徑元件的 數(shù)量，而這會造成時序分析結(jié)果不準確，特別是在具有少量或大量時序路徑 元件的情況下。

發(fā)明內(nèi)容

本發(fā)明提供一種對集成電路執(zhí)行時序分析的方法，其中此集成電路具有 一時序路徑。此方法包括計算時序路徑中的非共同時序路徑元件的數(shù)量，根 據(jù)非共同時序路徑元件的數(shù)量將一時序降額因子指定至?xí)r序路徑，使用所指 定的時序降額因子來計算集成電路的一時序分析，以及儲存所計算的時序分 析。

本發(fā)明提供一種核定集成電路用以制造的方法，其中此集成電路具有至 少一時序路徑。此方法包括接收一集成電路設(shè)計，通過執(zhí)行集成電路的時序 路徑中的每一者的一時序分析來計算集成電路的一效能數(shù)據(jù)，并且根據(jù)時序 路徑中的非共同時序路徑元件的數(shù)量對集成電路的時序路徑中的每一者進 行降額(de-rate)，以及于判斷出效能數(shù)據(jù)符合多個效能需求時，接收集成電 路設(shè)計。