[發明專利]分析集成電路效能的系統與方法

有效

• 申請號: 201010130277.8
• 申請日: 2010-03-05
• 公開（公告）號: CN101826124A
• 公開（公告）日: 2010-09-08
• 發明（設計）人: 劉潮權;謝弘盛;劉德培
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 隆天國際知識產權代理有限公司 72003
• 代理人: 姜燕;邢雪紅

1.一種對集成電路執行時序分析的方法，上述集成電路具有一時序路 徑，上述方法包括：

計算上述時序路徑中的非共同時序路徑元件的數量；

僅根據上述非共同時序路徑元件的數量，將一時序降額因子指定至上述 時序路徑；

使用上述所指定的時序降額因子來計算上述集成電路的一時序分析；以 及

儲存上述所計算的時序分析。

2.如權利要求1所述的對集成電路執行時序分析的方法，還包括在計算 上述非共同時序路徑元件的數量之前執行：

接收一集成電路設計；以及

接收一組時序降額因子。

3.如權利要求1所述的對集成電路執行時序分析的方法，其中上述集成 電路具有多個時序路徑，并且上述計算上述非共同時序路徑元件的數量的步 驟還包括計算上述時序路徑中的每一者的非共同時序路徑元件的數量。

4.如權利要求3所述的對集成電路執行時序分析的方法，其中上述將上 述時序降額因子指定至上述時序路徑的步驟還包括根據上述時序路徑中的 每一者的上述非共同時序路徑元件的數量，將一時序降額因子指定至上述時 序路徑中的每一者。

5.如權利要求1所述的對集成電路執行時序分析的方法，其中上述計 算上述集成電路的上述時序分析的步驟還包括執行一分級式芯片變異的時 序分析。

6.一種核定集成電路用以制造的方法，上述集成電路具有至少一時序路 徑，上述方法包括：

接收一集成電路設計；

通過執行上述集成電路的上述時序路徑中的每一者的一時序分析來計 算上述集成電路的一效能數據，并且僅根據上述時序路徑中的非共同時序路 徑元件的數量對上述集成電路的上述時序路徑中的每一者進行降額；以及

于判斷出上述效能數據符合多個效能需求時，接收上述集成電路設計。

7.如權利要求6所述的核定集成電路用以制造的方法，還包括于判斷出 上述效能數據不符合上述效能需求時，調整上述集成電路設計，其中上述接 收上述集成電路設計的步驟包括接收上述集成電路的一寄生信息、一延遲信 息、一網表、一時序信息以及一限制信息。

8.如權利要求6所述的核定集成電路用以制造的方法，其中上述計算上 述集成電路的上述效能數據的步驟還包括：

計算上述時序路徑中的每一者的上述非共同時序路徑元件的數量；

根據所計算出的上述非共同時序路徑元件的數量，將一時序降額因子指 定至上述時序路徑中的每一者；以及

使用上述所指定的時序降額因子來計算上述集成電路設計的時序分析。

9.如權利要求8所述的核定集成電路用以制造的方法，還包括在計算上 述非共同時序路徑元件的數量之前，接收一組時序降額因子。

10.如權利要求9所述的核定集成電路用以制造的方法，其中上述接收 上述組時序降額因子的步驟包括從一儲存裝置取回上述組時序降額因子。

11.如權利要求9所述的核定集成電路用以制造的方法，其中上述接收 上述組時序降額因子的步驟包括：

執行一電路設計的一統計模擬，用以產生一模擬結果；以及

根據上述模擬結果，建立上述組時序降額因子，其中上述統計模擬使用 蒙地卡羅模擬技術。

12.如權利要求11所述的核定集成電路用以制造的方法，還包括在建立 上述組時序降額因子之前，調諧上述模擬結果。

13.如權利要求12所述的核定集成電路用以制造的方法，其中上述調諧 上述模擬結果的步驟包括指定所計算的一平均值的多個標準偏差，用以產生 一信賴區間。

14.如權利要求12所述的核定集成電路用以制造的方法，其中上述調諧 上述模擬結果的步驟包括指定一邊限，其中上述邊限的悲觀值高于用以建立 上述組時序降額因子的一預設邊限的悲觀值。

15.一種執行集成電路設計的時序分析的系統，上述系統包括：

一時序路徑選擇單元，用以選擇上述集成電路設計中的多個時序路徑；

一分級式降額因子選擇單元，耦接至上述時序路徑選擇單元，上述分級 式降額因子選擇單元僅根據上述時序路徑中的非共同時序路徑元件的數量， 將一時序降額因子指定至上述時序路徑選擇單元所選擇的上述時序路徑的 每一者；以及

一分級式芯片變異的分析引擎，耦接至上述分級式降額因子選擇單元， 上述分級式芯片變異的分析引擎通過被指定至上述集成電路設計的上述時 序路徑中的每一者的上述時序降額因子，計算上述集成電路設計的一時序信 息。