[發明專利]一種降低CMOS瞬態功耗的電路

有效

• 申請號: 201010127286.1
• 申請日: 2010-03-18
• 公開（公告）號: CN101795134A
• 公開（公告）日: 2010-08-04
• 發明（設計）人: 丁晟;宋志棠;陳后鵬
• 申請（專利權）人: 中國科學院上海微系統與信息技術研究所
• 主分類號: H03K19/20
• 分類號: H03K19/20
• 代理公司: 上海光華專利事務所 31219
• 代理人: 李儀萍

技術領域

本發明涉及一種CMOS集成電路，尤其是針對降低CMOS集成電路瞬態功耗的 電路。本發明屬于微納電子學技術領域。

背景技術

對于普通CMOS門電路的功耗來源主要有兩種：一種稱之為靜態功耗；另一 種為動態功耗。靜態功耗是指CMOS門電路在輸入端保持恒定的情況下，由電源 端到地的漏電流引起的功耗。動態功耗是指CMOS門電路輸入端變化瞬間所引起 的功耗。當CMOS門電路輸入端變化時，必定會導致門電路的上拉網絡與下拉網 絡同時導通，從而引起較大的瞬態電流從電源流向地。當CMOS門電路輸入端恒 定在電源電平或地電平時，由電源到地的瞬態電流被切斷。

在某些特殊的應用領域，如RFID等。要求電路的瞬態電流不能高于一個上 限值，否則會引起電源電壓的不穩定。普遍的做法是給每一個邏輯門增加一個限 流電路，以限定輸入切換時，CMOS門電路產生的較大的瞬態電流。以圖1所示 傳統的反相器為例。該反相器采用中芯國際0.18um工藝制程，PMOS管尺寸為 8um/0.35um，NMOS管尺寸為4um/0.35um。由Cadence?spectre仿真工具仿真結 果可知，在輸入端切換時該反相器產生652.4uA的瞬態電流。如果采用圖2方式 增加限流電路。那么，經過仿真，該瞬態電流縮小為18uA。但是由于所采用的 偏置電流僅為100nA。按照理論，瞬態電流應當被恒定在100nA左右，仿真結果 與理論出現了較大的偏差。這是因為在圖2電路中，所有PMOS管的基極(N阱) 都是連接至電源的。由于PMOS管存在柵電容，所以當輸入切換時，電源到輸入 形成了一條饋通通道，從而引起了大量的瞬態電流由電源流向輸入端。由此，實 有必要，通過電路手段減小這一瞬態電流。

發明內容

本發明主要解決的技術問題在于提供一種降低CMOS瞬態功耗的電路。

為了解決上述技術問題，本發明采用如下技術方案：

一種降低CMOS瞬態功耗的電路，包括由PMOS晶體管與NMOS晶體管連接構 成的CMOS門電路，所述PMOS晶體管的源極接入電源電平，其特征在于：

所述PMOS晶體管設有基極；在所述基極與電源之間，連接有一個隔離器件， 該隔離器件至少為兩端元件，一端接所述基極，另一端接所述電源；所述基極還 連接有穩壓器件，使該基極電壓保持恒定。

進一步地，所述隔離器件為MOS晶體管，該MOS晶體管的柵極接固定電平， 源極、漏極分別接所述電源、所述基極。優選地，所述MOS晶體管的柵極接地。

進一步地，所述穩壓器件為電容器，所述電容器的一端接所述基極，另一端 接地。

進一步地，在所述PMOS晶體管的源極與所述電源之間連接有限流電路。優 選地，所述限流電路由一對電流鏡構成。

本發明的電路由于上拉網絡的PMOS晶體管的基極(公共阱)與電源不直接 相連，所以當輸入切換時，不會產生由電源經過基極到輸入端的饋通通道。如果 隔離器件是柵極接固定電平的MOS晶體管的話。該MOS晶體管柵，源，漏，基(體) 極都是固定電平，因此不會產生額外的瞬態電流。又由于在該PMOS晶體管的基 極端增加了穩壓器件。如果該穩壓器件為電容的話，那么這個穩壓器件本身不會 產生額外的電流，同時可以保證基極的電平是一個恒定值，從而不會影響邏輯門 的操作。

由此，該電路可以在不影響邏輯電路操作的前提下，實現消除電源到輸入的 饋通通道，從而降低瞬態電流，減小瞬態功耗。

附圖說明

圖1是背景技術中傳統反相器電路原理圖。

圖2是背景技術中傳統降低瞬態功耗方法電路原理圖。

圖3是本發明所采用的降低瞬態功耗電路原理圖。

圖4是本發明所采用的降低瞬態功耗電路原理圖仿真波形。

具體實施方式

下面結合附圖，以傳統的CMOS門電路-反相器為例，進一步說明本發明的具 體實施方式。