[發明專利]一種形成通孔的方法

有效

• 申請號: 201010124583.0
• 申請日: 2010-03-11
• 公開（公告）號: CN102194735A
• 公開（公告）日: 2011-09-21
• 發明（設計）人: 符雅麗;張海洋
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/522
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;顧珊

技術領域

本發明涉及半導體制造工藝，特別涉及形成通孔的方法。

背景技術

集成電路制造工藝是一種平面制作工藝，其結合光刻、刻蝕、沉積、離子注入等多種工藝，在同一襯底上形成大量各種類型的復雜器件，并將其互相連接以具有完整的電子功能，其中，任何一步工藝出現偏差，都可能會導致電路的性能參數偏離設計值。

以通孔的形成方法為例，半導體制作過程中常需要制作大量的通孔，以在兩層以上的導電層中形成互連線。通孔的形成質量對于電路的性能影響很大，尤其對于65nm以下工藝，如果其工藝結果出現偏差，將會導致電路的電性能變差，嚴重時器件將不能正常工作。

現有的工藝中，形成通孔的方法如圖1A至1B所示。

如圖1A所示，首先在襯底101上沉積一層刻蝕停止層102，在65nm以下工藝中，該刻蝕停止層102通常會采用碳化硅。在刻蝕停止層102上沉積介質層103，該層要求為低k(介電常數)的介質材料層，通常可以是利用化學氣相沉積(CVD)方法形成的氧化硅材料。在介質層103的表面形成硬掩膜層104，在硬掩膜層104的表面形成底部抗反射涂層105，然后在該底部抗反射涂層105的表面涂敷一層光刻膠層，通過曝光顯影方法形成具有圖案的光刻膠層106。

如圖1B所示，以光刻膠層106為掩膜，依次刻蝕底部抗反射層105、硬掩膜層104和介質層103，直到刻蝕停止層102為止，形成通孔107。然后采用灰化工藝去除光刻膠層106和底部抗反射層105。

上述形成通孔的方法可參考申請號為200710094539.8的專利申請。

但是這種傳統的形成通孔的方法會存在一定的問題。這是由于傳統的光刻膠圖案化工藝中，在圖案化的光刻膠層的開口處，常容易見到有光刻膠及/或曝光顯影不完全的殘余物的存在。即，在光刻膠圖案形成的過程中，常會在開口處留下殘余物，這些殘余物會窄化光刻膠開口，如圖2中的201所示，由于殘留物的存在，201區域的光刻膠顯示出的開口的尺寸明顯小于其它開口的尺寸，這樣以201區域的光刻膠層為掩膜所刻蝕出的通孔的尺寸就會小于其它通孔的尺寸，使刻蝕后形成的通孔的關鍵尺寸小于設定值。另外傳統工藝中還會出現的問題是刻蝕后的通孔的關鍵尺寸與顯影后的光刻膠圖案的關鍵尺寸的差值過大，即刻蝕偏差過大。這樣，即使顯影后光刻膠的開口的尺寸達到預設值，刻蝕偏差過大也會使得刻蝕后的通孔的關鍵尺寸與預設值不一致，這樣很有可能導致整個半導體器件的報廢，降低產品的良品率。

傳統工藝中，解決這種顯影后圖案化的光刻膠的開口處有殘余物存在導致刻蝕后形成的通孔的關鍵尺寸與設定值不一致的問題，通常采用擴大ADI(顯影后檢測)CD的方法，但是這種方法的改善效果并不明顯。因此，需要一種新的方法，能夠有效解決圖案化的光刻膠的開口處有殘余物存在的問題，使得通孔的關鍵尺寸與設計值一致。進一步地，還可以解決刻蝕偏差過大的問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明提供了一種形成通孔的方法，包括：提供前端器件層；在所述前端器件層的表面沉積刻蝕停止層；在所述刻蝕停止層的表面形成層間介質層；在所述層間介質層的表面形成硬掩膜層；在所述硬掩膜層的表面形成抗反射層；在所述抗反射層的表面形成光刻膠層；采用曝光顯影工藝，形成具有開口圖案的光刻膠層；對所述具有開口圖案的光刻膠層進行等離子體放電處理；以所述具有開口圖案的光刻膠層為掩膜，依次刻蝕所述抗反射層、所述硬掩膜層和所述層間介質層，直到刻蝕到所述刻蝕停止層為止。這樣可以有效解決顯影后圖案化的光刻膠的開口處有殘余物存在從而導致刻蝕后通孔的關鍵尺寸與設定值不一致的問題。

優選地，所述抗反射層是底部抗反射層或者包括形成于所述硬掩膜層上的第一底部抗反射層、形成于所述第一底部抗反射層上面的低溫氧化層以及形成于所述低溫氧化層上面的第二底部抗反射層。

優選地，所述等離子放電處理為先采用N₂和H₂的混合氣體進行放電處理再單獨采用N₂進行放電處理。

優選地，所述混合氣體中N₂的流速為10～100sccm，H₂的流速為50～200sccm，放電功率為200～1000W，放電時間為10～25秒。