[發(fā)明專利]半導(dǎo)體器件柵氧化層完整性的測試結(jié)構(gòu)

有效

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• 申請日: 2010-03-12
• 公開（公告）號: CN101853843A
• 公開（公告）日: 2010-10-06
• 發(fā)明（設(shè)計）人: 高超
• 申請（專利權(quán)）人: 上海宏力半導(dǎo)體制造有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544
• 代理公司: 上海思微知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31237
• 代理人: 鄭瑋

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種半導(dǎo)體器件柵氧化層完整性的測試結(jié)構(gòu)。

背景技術(shù)

隨著半導(dǎo)體技術(shù)的不斷發(fā)展，集成電路中的MOS晶體管的柵氧化層的厚度也由20-30nm降至1nm以下。柵氧化層不斷向薄膜方向發(fā)展，而電源電壓卻不宜降低，在較高的電場強度下。勢必使柵氧化層的性能成為一個突出的問題。柵氧抗電性能不好將引起MOS器件電參數(shù)不穩(wěn)定，如：闡值電壓漂移，跨導(dǎo)下降、漏電流增加等，進一步可引起柵氧的擊穿，導(dǎo)致器件的失效，使整個集成電路陷入癱瘓狀態(tài)。因此，柵氧化層的可靠性變的至關(guān)重要，而柵氧化層的可靠性問題主要討論缺陷密度(Defect?Density)問題和與時間有關(guān)的介質(zhì)擊穿(TDDB：Time?Dependent?Dielectric?Breakdown)問題，多年來這些問題一直是超大規(guī)模集成電路可靠性研究領(lǐng)域關(guān)注的熱點，也是限制集成度提高的重要原因。

柵氧化層完整性(GOI)測試主要監(jiān)測評估柵氧化層受外在因素的影響，這些因素包括制程中產(chǎn)生的缺陷或者微粒。現(xiàn)有技術(shù)GOI測試結(jié)構(gòu)主要監(jiān)測有源區(qū)，多晶硅柵邊緣，淺槽隔離邊緣的缺陷，請參見圖1A至圖1C，現(xiàn)有技術(shù)的GOI測試結(jié)構(gòu)主要有以下類型：

請參見圖1A，其所示的GOI測試結(jié)構(gòu)為有源區(qū)類型：方形的多晶硅柵110覆蓋方形的有源區(qū)120，該結(jié)構(gòu)擁有最大的有源區(qū)面積，用以監(jiān)測有源區(qū)120的應(yīng)力(stress)對柵氧化層造成的影響。

請參見圖1B，其所示的GOI測試結(jié)構(gòu)為多晶硅柵邊緣類型：條狀多晶硅柵130覆蓋方形有源區(qū)140，該結(jié)構(gòu)擁有最大的多晶硅柵邊緣長度，用以監(jiān)測條狀多晶硅柵130邊緣的應(yīng)力對柵氧化層造成的影響。

請參見圖1C，其所示的GOI測試結(jié)構(gòu)為淺槽隔離邊緣類型：方形多晶硅柵150覆蓋包括條狀淺槽隔離160的有源區(qū)170，該結(jié)構(gòu)擁有最大的淺槽隔離邊緣長度，用以監(jiān)測淺槽隔離160邊緣的應(yīng)力對柵氧化層造成的影響。

然而由于工藝的發(fā)展，對GOI的測試技術(shù)也提出了新的挑戰(zhàn)，特別是隨著柵氧化層厚度的變化，新材料的引入，傳統(tǒng)的GOI測試方法已經(jīng)遠遠不能滿足工藝的進步。

在現(xiàn)有技術(shù)中，GOI測試結(jié)構(gòu)只是注重在柵有源區(qū)，多晶硅柵邊緣，淺槽隔離邊緣的應(yīng)力對柵氧化層造成的影響進行監(jiān)測，然而這些結(jié)構(gòu)卻忽略了對多晶硅柵邊緣和淺槽隔離邊緣相接近處的應(yīng)力所產(chǎn)生的影響，而淺槽隔離邊緣的應(yīng)力對多晶硅柵邊緣的刻蝕有負面的影響，請參見圖2，其所示為STI剖面結(jié)構(gòu)示意圖，據(jù)圖可知在有源區(qū)210的平面區(qū)上生長出的柵氧化膜厚度220為26而在頂角區(qū)域，由于受到擠壓應(yīng)力，氧化膜厚度只有20-24這種厚度不均勻會造成兩個嚴重的后果：一是導(dǎo)致雙峰效應(yīng)(double-hump?effect)；二是影響柵介質(zhì)層的可靠度，即柵氧化層完整性GOI。對于采用STI工藝的MOS器件，邊緣電場的作用會造成器件的閾值電壓(thereshold?voltage，Vth)在接近STI區(qū)域降低，產(chǎn)生寄生的低閾值電壓MOS管，惡化了器件在亞閾值區(qū)域的性能。而且較薄的氧化膜的擊穿特性差，通常在GOI測試中最早失效的區(qū)域就是在STI邊緣。

由于現(xiàn)有技術(shù)中的GOI測試結(jié)構(gòu)忽略對這部分進行缺陷分析，導(dǎo)致器件因這部分存在缺陷而失效的情況時有發(fā)生，特別是隨著柵氧化層厚度的減小，和新材料的應(yīng)用，如高介電常數(shù)的材料和新型金屬柵的應(yīng)用，以上問題導(dǎo)致器件失效的問題變的日益突出。

發(fā)明內(nèi)容

本發(fā)明旨在解決現(xiàn)有技術(shù)中的柵氧化層完整性測試結(jié)構(gòu)忽略對柵氧化層邊緣和淺槽隔離邊緣相接近處的缺陷，導(dǎo)致器件因這部分存在缺陷而失效的情況時有發(fā)生的問題。

有鑒于此，本發(fā)明提供一種半導(dǎo)體器件柵氧化層完整性的測試結(jié)構(gòu)，包括：有源區(qū)；所述多個淺槽隔離交叉設(shè)置于所述有源區(qū)中；所述多個柵極結(jié)構(gòu)平行間隔的覆蓋于所述淺槽隔離上。

進一步的，所述柵極結(jié)構(gòu)包括：柵極及柵氧化層。

進一步的，所述柵極為多晶硅或金屬柵。

進一步的，所述柵氧化層為氧化層，氮化層或高介電常數(shù)材料層。

利用本發(fā)明提供的半導(dǎo)體器件柵氧化層完整性的測試結(jié)構(gòu)可以監(jiān)測出多晶硅柵邊緣和淺槽隔離邊緣相接近處的應(yīng)力對柵氧化層造成的影響，并通過缺陷分析可以有效的避免淺槽隔離邊緣的應(yīng)力對柵邊緣的刻蝕的負面影響。

附圖說明

圖1A至圖1C所示為現(xiàn)有技術(shù)中的柵氧化層完整性的測試結(jié)構(gòu)示意圖；

圖2所示為淺槽隔離剖面結(jié)構(gòu)示意圖；

圖3A至圖3B所示為本發(fā)明一實施例提供的半導(dǎo)體器件柵氧化層完整性的測試結(jié)構(gòu)示意圖；