[發明專利]雙目視頻同步采集設備

有效

• 申請號: 201010122968.3
• 申請日: 2010-03-12
• 公開（公告）號: CN101790106A
• 公開（公告）日: 2010-07-28
• 發明（設計）人: 周文暉;劉廣飛
• 申請（專利權）人: 杭州電子科技大學
• 主分類號: H04N13/02
• 分類號: H04N13/02
• 代理公司: 杭州求是專利事務所有限公司 33200
• 代理人: 杜軍

技術領域

本發明屬于計算機立體視覺技術領域，具體涉及一種雙目視頻同步采集設備。

背景技術

雙目視頻采集是實現雙目立體視覺系統的前提條件和關鍵技術。雙目視頻采集的主要難點是：(1)雙目視頻解碼芯片的時鐘同步；(2)雙目視頻數據的無縫緩沖存儲；(3)雙目視頻數據在像素級的同步存儲。

現有多路視頻采集模塊通常為分時采集方式，不能真正實現兩路視頻的同步采集；在存儲傳輸方式上，通常在完成視頻信號的模擬/數字采樣后，直接將視頻數據傳輸到上位機，即使存在數據緩沖存儲，其電路也較為簡單，無法實現雙目視頻數據的像素級同步存儲和傳輸，以及雙目視頻數據的無縫緩沖與處理，難以執行后續的雙目立體匹配處理，嚴重影響立體視覺系統的性能和實時性。

發明內容

本發明就是為了克服現有技術的不足，提供了一種可實現像素級同步采集的雙目視頻采集設備。

本發明解決上述技術問題所采取的技術方案為：

雙目視頻同步采集設備包括時鐘同步電路、第一視頻解碼電路、第二視頻解碼電路、可編程邏輯器件、第一存儲緩沖電路和第二存儲緩沖電路。

第一視頻解碼電路與可編程邏輯器件第一輸入端信號連接，第二視頻解碼電路與可編程邏輯器件第二輸入端信號連接；時鐘同步電路分別與第一視頻解碼電路、第二視頻解碼電路信號連接，為兩路視頻解碼電路提供時鐘信號；可編程邏輯器件第一輸出端與第一存儲緩沖電路信號連接，可編程邏輯器件第二輸出端與第二存儲緩沖電路信號連接。

所述的時鐘同步電路包括晶振U15、零延時緩沖器U14、第一旁路電容C85、第一濾波電容C87。晶振U15的4腳、零延時緩沖器U14的6腳、第一旁路電容C85的一端與3.3V數字電源連接，第一旁路電容C85的另一端接數字地；晶振U15的3腳與零延時緩沖器U14的1腳連接；第一濾波電容C87的一端接3.3V數字電源，另一端接數字地；零延時緩沖器U14的5腳與第一視頻解碼芯片U13的7腳連接，零延時緩沖器U14的7腳與第二視頻解碼芯片U16的7腳連接。

所述的第一視頻解碼電路包括第一視頻解碼芯片U13、第一終端電阻R26、第一匹配電阻R28、第二匹配電阻R29、第三匹配電阻R30、第四匹配電阻R31、第五匹配電阻R32、第六匹配電阻R33、第一耦合電容C82、第二耦合電容C83、第三耦合電容C84、第四耦合電容C86、第五耦合電容C88、第六耦合電容C89、第七耦合電容C90、第八耦合電容C95、第二旁路電容C92、第三旁路電容C93、第四旁路電容C94、第五旁路電容C97、第六旁路電容C98、第七旁路電容C99、第八旁路電容C100、第九旁路電容C101、第十旁路電容C102、第十一旁路電容C103、第十二旁路電容C104、第十三旁路電容C105、第十四旁路電容C106、第十五旁路電容C107、第二濾波電容C91、第三濾波電容C96、第一下拉電阻R35和第一上拉電阻R27。第一終端電阻R26的一端接第一視頻信號輸入端J8，第一終端電阻R26的另一端、第二匹配電阻R29的一端與第六耦合電容C89的一端連接，第六耦合電容C89的另一端與第一視頻解碼芯片U13的18腳連接，第六匹配電阻R33的一端與第一耦合電容C82的一端連接，第一耦合電容C82的另一端與第一視頻解碼芯片U13的10腳連接，第五匹配電阻R32的一端與第二耦合電容C83的一端連接，第二耦合電容C83的另一端與第一視頻解碼芯片U13的12腳連接，第四匹配電阻R31的一端與第三耦合電容C84的一端連接，第三耦合電容C84的另一端與第一視頻解碼芯片U13的14腳連接，第三匹配電阻R30的一端與第四耦合電容C86的一端連接，第四耦合電容C86的另一端與第一視頻解碼芯片U13的16腳連接，第一匹配電阻R28的一端與第七耦合電容C90的一端連接，第七耦合電容C90的另一端與第一視頻解碼芯片U13的20腳連接，第一匹配電阻R28的另一端、第二匹配電阻R29的另一端、第三匹配電阻R30的另一端、第四匹配電阻R31的另一端、第五匹配電阻R32的另一端、第六匹配電阻R33的另一端接模擬地；第五耦合電容C88一端與第一視頻解碼芯片U13的13腳連接，第五耦合電容C88另一端接模擬地，第八耦合電容C95的一端接第一視頻解碼芯片U13的19腳，第八耦合電容C95的另一端接模擬地，第一視頻解碼芯片U13的45腳、46腳、48腳、53腳、52腳、54腳、55腳、56腳、57腳、59腳、60腳、61腳、61腳、42腳、47腳、31腳、32腳、49腳、36腳、35腳、34腳、27腳分別與可編程邏輯器件U1的R27、T25、Y23、U24、T24、J28、J27、K28、K27、L28、L27、M27、N28、U23、N25、W23、Y24、N24、V24、V23、W24、AA24連接，第一視頻解碼芯片U13的5腳、26腳、38腳、50腳、63腳、76腳、88腳、97腳、98腳、100腳接數字地，第一視頻解碼芯片U13的24腳、15腳、9腳、21腳接模擬地，第一視頻解碼芯片U13的11腳、17腳、23腳接3.3V模擬電源，第一視頻解碼芯片U13的1腳、25腳、51腳、75腳、33腳、43腳、58腳、68腳、83腳、93腳和8腳接3.3V數字電源，第二旁路電容C92的一端、第三旁路電容C93的一端、第四旁路電容C94的一端、第二濾波電容C91的一端接3.3V模擬電源，第二旁路電容C92的另一端、第三旁路電容C93的另一端、第四旁路電容C94的另一端、第二濾波電容C91的另一端接模擬地，第五旁路電容C97的一端、第六旁路電容C98的一端、第七旁路電容C99的一端、第八旁路電容C100的一端、第九旁路電容C101的一端、第十旁路電容C102的一端、第十一旁路電容C103的一端、第十二旁路電容C104的一端、第十三旁路電容C105的一端、第十四旁路電容C106的一端、第十五旁路電容C107的一端、第三濾波電容C96的一端接3.3V數字電源，第五旁路電容C97的另一端、第六旁路電容C98的另一端、第七旁路電容C99的另一端、第八旁路電容C100的另一端、第九旁路電容C101的另一端、第十旁路電容C102另一端、第十一旁路電容C103的另一端、第十二旁路電容C104的另一端、第十三旁路電容C105的另一端、第十四旁路電容C106的另一端、第十五旁路電容C107的另一端、第三濾波電容C96的另一端接數字地。