[發明專利]一種內嵌PMOS輔助觸發可控硅結構

無效

• 申請號: 201010121084.6
• 申請日: 2010-03-10
• 公開（公告）號: CN101789428A
• 公開（公告）日: 2010-07-28
• 發明（設計）人: 馬飛;韓雁;董樹榮;黃大海;宋波;李明亮;苗萌
• 申請（專利權）人: 浙江大學
• 主分類號: H01L27/07
• 分類號: H01L27/07;H01L29/74;H01L23/60
• 代理公司: 杭州天勤知識產權代理有限公司 33224
• 代理人: 胡紅娟

技術領域

本發明屬于集成電路領域，特別涉及利用PMOS輔助觸發可控硅構 建靜電放電防護器件，用于改善集成電路ESD防護的可靠性。

背景技術

自然界的靜電放電(ESD)現象對集成電路的可靠性構成嚴重的威脅。 在工業界，集成電路產品的失效30％都是由于遭受靜電放電現象所引起 的，而且越來越小的工藝尺寸，更薄的柵氧厚度都使得集成電路受到靜電 放電破壞的幾率大大增加。因此，改善集成電路靜電放電防護的可靠性對 提高產品的成品率具有不可忽視的作用。

靜電放電現象的模式通常分為四種：HBM(人體放電模式)，MM(機 器放電模式)，CDM(組件充電放電模式)以及電場感應模式(FIM)。而 最常見也是工業界產品必須通過的兩種靜電放電模式是HBM和MM。當 發生靜電放電時，電荷通常從芯片的一只引腳流入而從另一只引腳流出， 此時靜電電荷產生的電流通常高達幾個安培，在電荷輸入引腳產生的電壓 高達幾伏甚至幾十伏。如果較大的ESD電流流入內部芯片則會造成內部 芯片的損壞，同時，在輸入引腳產生的高壓也會造成內部器件發生柵氧擊 穿現象，從而導致電路失效。因此，為了防止內部芯片遭受ESD損傷， 對芯片的每個引腳都要進行有效的ESD防護，對ESD電流進行泄放。

在ESD防護的發展過程中，二極管、GGNMOS(柵接地的NMOS)、 SCR(可控硅)等器件通常被作為ESD防護單元。其中公認效果比較好 的是可控硅(silicion?controlled?rectifier，SCR)。

常用的可控硅如圖1所示，P型襯底上是P、N雙阱，P阱和N阱上 均有兩個注入區，分別是N+注入區和P+注入區。其中N阱的N+注入區 設置在遠離P阱的一端，N阱的P+注入區設置在靠近P阱的一端；P阱 的P+注入區設置在遠離N阱的一端，P阱的N+注入區設置在靠近N阱的 一端。一個N+注入區設置在N阱和P阱連接處上方并跨接在N阱和P阱 之間用來降低SCR的開啟電壓，所有的注入區之間使用淺壕溝隔離(STI)。 N阱的N+注入區和P+注入區接電學陽極(Anode)，P阱的N+注入區和 P+注入區接電學陰極(Cathode)。圖2是和該SCR結構相對應的電原理 圖。

在集成電路的正常工作狀態下，靜電放電保護器件是處于關閉的狀 態，不會影響輸入輸出引腳上的電位。而在外部靜電灌入集成電路而產生 瞬間的高電壓的時候，這個器件會開啟導通，迅速的排放掉靜電電流。但 是該SCR觸發電壓一般較高，對于5V及以下的工作電壓不能有效保護。

發明內容

本發明提供了一種觸發電壓低，能夠在相應范圍內調整且結構簡單的 靜電放電防護器件。

一種內嵌PMOS輔助觸發可控硅器件，包括P型襯底，P型襯底上設 置P阱和N阱，所述的P阱和N阱交界處上方橫跨有PMOS的柵氧以及 位于柵氧上方的多晶硅柵，多晶硅柵下方的N型表面區域為PMOS的溝 道，多晶硅下方的N型表面區域為漂移區；

所述的N阱上依次設有第一淺壕溝隔離(淺溝槽隔離)，第一N+注入 區、第二淺壕溝隔離和第一P+注入區，其中第一P+注入區臨近N阱和P 阱的交界處，N阱和P阱的交界處通過多晶硅柵的鏤空形成第二N+注入 區；

所述的多晶硅柵的鏤空是在PMOS多晶硅柵通過在版圖上的挖孔，實 現在N阱和P阱交界處即在PMOS的柵下形成N+注入來降低可控硅開啟 電壓，實現利用N+/P阱PN結雪崩擊穿的可控硅結構與PMOS的并聯。 至于鏤空的形狀及大小并沒有嚴格限制。

所述的P阱上依次設有第二P+注入區、第三N+注入區、第三淺壕溝 隔離和第三P+注入區，其中第二P+注入區臨近N阱和P阱的交界處；

所述的第一P+注入區和第一N+注入區均接入電學陽極，第三N+注 入區和第三P+注入區均接入電學陰極；所述的多晶硅柵通過觸發電路接 入電學陽極和電學陰極。

所述的觸發電路由電阻和電容構成，其中電容的一端與電阻的一端相 連接且接入多晶硅柵，電阻的另一端接入電學陽極，電容的另一端接入電 學陰極。

在本發明內嵌PMOS輔助觸發可控硅器件中PMOS結構位于N阱和 P阱的交界處上方，其中：

第一P+注入區相當于PMOS結構的源極；

第二P+注入區相當于PMOS結構的漏極；

柵氧上方的多晶硅柵相當于PMOS結構的柵極；