[發明專利]在位錯阻擋層上的高遷移率溝道器件

有效

• 申請號: 201010119567.2
• 申請日: 2010-02-23
• 公開（公告）號: CN101814457A
• 公開（公告）日: 2010-08-25
• 發明（設計）人: 柯志欣
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092;H01L29/06
• 代理公司: 北京市德恒律師事務所 11306
• 代理人: 梁永

本申請要求于2009年2月24日提交的標題為“High-Mobility Channel?Devices?on?Dislocation-Blocking?Layers”的第61/115,083號美 國臨時申請的優先權，其結合于此作為參考。

技術領域

本發明通常涉及半導體器件，更具體地，涉及用于將具有高空穴遷移 率溝道的PMOS器件和具有高電子遷移率溝道的NMOS器件集成在相同的 芯片上和各自的集成電路結構的方法。

背景技術

集成電路的縮放比例作為不懈努力的方向。隨著電路變得更小并且變 得更快，金屬氧化物半導體(MOS)的器件驅動電流的改善變得更加重要。 器件驅動電流與柵極寬度與柵極長度的比率以及載流子遷移率密切相關。 縮短多晶硅柵極長度和增加載流子遷移率可以改善器件驅動電流。為了縮 小電路尺寸，正在努力減少柵極長度。然而，由于短溝道作用，直接影響 器件驅動電流的柵極寬度與柵極長度的比率難以增加。為了進一步改善器 件驅動電流，也已經探索提高載流子遷移率。

鍺以及III族元素和V族元素的化合物材料(諸如：作為III-V化合物 材料已知的GaAs、InP、GaN)在可以提供改善的載流子遷移率的材料中。 一般鍺為已知的半導體材料。鍺的電子遷移率和空穴遷移率大于硅的電子 遷移率和空穴遷移率，因此，使鍺成為形成集成電路的優良材料，尤其用 于形成PMOS器件。然而，過去由于硅氧化物(二氧化硅)可易于用在 MOS器件的柵極電介質中，所以硅得到更大的通用性。可以通過硅襯底的 熱氧化便于形成MOS器件的柵極電介質。另一方面，鍺的氧化物可溶于水， 所以不適合于柵極電介質的形成。隨著在MOS晶體管的柵極電介質中的高 k介電材料的使用，由二氧化硅所提供的便利不再具有很大的優勢，因此， 在集成電路中再次研究使用鍺。另一方面，III-V化合物材料具有高電子遷 移率，因此，適用于形成NMOS器件。

然而，III-V化合物材料和/或鍺與硅襯底的集成已經導致困難。這些材 料具有與硅襯底的明顯的晶格失配，并且因此，當在硅襯底上形成這些材 料時，將具有諸如位錯的大量晶體缺陷。通常，緩沖層用于減少位錯。例 如，為了給NMOS器件提供InGaAs量子阱溝道，在硅襯底上生長具有2μm 厚度的GaAs緩沖層。InGaAs層的生長之后，在GaAs緩沖層上進一步生 長具有1.2μm厚度的InAlAs緩沖層。然而，這種方案也存在缺陷。首先， 具有3.2μm的結合厚度的緩沖層對于NMOS和PMOS器件的集成太厚。 PMOS器件比PMOS器件低3.2μm，導致工藝困難。其次，InGaAs層不適 合于形成PMOS器件，并且因此，需要在用于形成PMOS器件的InGaAs 層上形成附加層。這導致進一步增加生產成本。因此，需要新方法來解決 上述問題。

發明內容

根據本發明的實施例，形成集成電路結構的方法包括：在半導體襯底 中形成第一凹槽；以及在第一凹槽中形成位錯阻擋層。位錯阻擋層包括半 導體材料。形成淺溝槽隔離(STI)區域，其中，STI的區域的內部直接在 位錯阻擋層部分的上方，并且STI區域的內壁接觸位錯阻擋層。通過去除 在STI區域的內壁中的兩個內壁之間的部分位錯阻擋層來形成第二凹槽， 其中該兩個內壁彼此面對。在第二凹槽中外延生長半導體區域。還公開了 其他實施例。

本發明公開了一種集成電路結構，包括：包括第一區域和第二區域的 半導體襯底；在半導體襯底中的位錯阻擋層，其中，位錯阻擋層和半導體 襯底包含不同材料；在位錯阻擋層上方的淺溝槽隔離(STI)區域，其中， STI區域的內壁形成環狀物，并且STI區域的內部接觸位錯阻擋層的頂面 的外部；在通過STI區域的內壁所限定的空間中的半導體區域；在半導體 區域上方的第一MOS器件，第一MOS器件包括第一柵極電介質和在第一 柵極電介質上方的第一柵電極；以及在半導體襯底的區域上方的第二MOS 器件，第二MOS器件包括第二柵極電介質和在第二柵極電介質上方的第二 柵電極。

在該集成電路結構中，半導體區域具有基本上和半導體襯底的第二區 域的頂面相齊的頂面。

在該集成電路結構中，STI區域的內壁接觸半導體區域，并且STI區 域的外壁接觸半導體襯底的第二區域。

在該集成電路結構中，半導體襯底為硅襯底。