[發明專利]升壓電路

有效

• 申請號: 201010119515.5
• 申請日: 2010-02-20
• 公開（公告）號: CN101814831A
• 公開（公告）日: 2010-08-25
• 發明（設計）人: 大谷綾香;岡智博
• 申請（專利權）人: 精工電子有限公司
• 主分類號: H02M3/10
• 分類號: H02M3/10
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 黃綸偉

技術領域

本發明涉及輸出電壓不同的兩種升壓電壓的升壓電路，更具體而言， 涉及具有在停止了升壓動作時對升壓電壓進行放電的放電電路的升壓電 路。

背景技術

在半導體裝置中，有時會使用升壓電路，該升壓電路從升壓端子輸 出比電源電壓高的升壓電壓。例如，在非易失性半導體存儲裝置中，在 存儲單元晶體管的寫入和消除中使用了升壓電壓。此時，使用了兩種升 壓電壓，如圖3所示安裝了兩個升壓電路。

在升壓電路80中，升壓部81對電源電壓VDD進行升壓并將第一升 壓電壓VPPL輸出到周邊電路(未圖示)。在升壓動作停止時，放電電路 82接通，第一升壓電壓VPPL被放電至電源電壓VDD。此外，在升壓電 路90中，升壓部91對電源電壓VDD進行升壓，并將比第一升壓電壓 VPPL高的第二升壓電壓VPPH輸出到周邊電路。在升壓動作停止時，放 電電路92接通，第二升壓電壓VPPH被放電至電源電壓VDD(例如參 照專利文獻1)。

專利文獻1：日本特開2005-293697號公報

在現有技術中，各升壓電壓分別通過各放電電路進行放電，因此不 能夠保證第二升壓電壓VPPH始終為第一升壓電壓VPPL以上的狀態。 即，由于各升壓電壓的放電，第一升壓電壓VPPL很可能變為比第二升 壓電壓VPPH高。這里，例如考慮在與兩個升壓電路連接的周邊電路中 使用了如下PMOS晶體管(未圖示)的情況：該PMOS晶體管的源極和 背柵被施加了第二升壓電壓VPPH，漏極被施加了第一升壓電壓VPPL。 于是，在前述的PMOS晶體管中，漏極電壓比源極和背柵電壓高，從而 在漏極/背柵之間的寄生二極管中流過電流，與前述的PMOS晶體管相關 的CMOS晶體管電路有可能發生閂鎖效應等，可能導致周邊電路誤動作。

發明內容

本發明鑒于上述課題而提供一種使與升壓電路連接的周邊電路不會 發生誤動作的升壓電路。

本發明為了解決上述課題而提供一種升壓電路，其特征在于，該升 壓電路具有：第一放電電路，其在升壓部停止了升壓動作時，對第一輸 出端子的電壓進行放電；以及第二放電電路，其對第二輸出端子的電壓 進行放電，當第二輸出端子的電壓與第一輸出端子的電壓之間電壓差為 規定電壓以下時，第二放電電路放電至第一輸出端子的電位。

在本發明中，在升壓動作停止的情況下，當第二輸出端子的電壓與第 一輸出端子的電壓之間的電壓差為規定電壓以下時，第二輸出端子的電 壓被放電至第一輸出端子的電位，因此，不會出現第一輸出端子的電壓為 第二輸出端子的電壓以上的情況。因此，能夠防止周邊電路的誤動作。

附圖說明

圖1是示出本發明的具有放電電路的升壓電路的電路圖。

圖2是用于說明本發明的具有放電電路的升壓電路的動作的時序圖。

圖3是示出以往的具有放電電路的升壓電路的電路圖。

符號說明

1：升壓電路；2：周邊電路；10、20：升壓部；30、40：放電電路； 41：電平轉換器。

具體實施方式

下面參照附圖說明本發明的實施方式。

首先，說明本發明的升壓電路的結構。圖1是示出本發明的具有放 電電路的升壓電路的電路圖。

升壓電路1具有升壓部10、升壓部20、放電電路30以及放電電路 40。放電電路30具有耗盡型NMOS晶體管31、增強型PMOS晶體管32 和NMOS晶體管33。放電電路40具有電平轉換器41和增強型PMOS 晶體管42。

升壓電路1的第一輸出端子3與升壓部10的升壓電壓輸出端子連 接，將第一升壓電壓VPPL輸出到周邊電路2。升壓電路1的第二輸出端 子4與升壓部20的升壓電壓輸出端子連接，將第二升壓電壓VPPH輸出 到周邊電路2。升壓電路1的作為控制端子的使能端子5與升壓部10、 升壓部20、放電電路30以及放電電路40各自的使能端子連接。

在放電電路30中，NMOS晶體管31的柵極與使能端子5連接，源 極與第一輸出端子3連接，漏極與第二輸出端子4連接，背柵與接地端 子VSS連接。PMOS晶體管32的柵極與第一輸出端子3連接，源極和背 柵與第二輸出端子4連接，漏極與NMOS晶體管33的漏極連接。NMOS 晶體管33的柵極與使能端子5連接，源極和背柵與接地端子VSS連接。