[發明專利]半導體集成電路器件

有效

• 申請號: 201010110092.0
• 申請日: 2010-02-02
• 公開（公告）號: CN101826515A
• 公開（公告）日: 2010-09-08
• 發明（設計）人: 古田太;長田健一;佐圓真
• 申請（專利權）人: 株式會社日立制作所
• 主分類號: H01L25/00
• 分類號: H01L25/00
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

技術領域

本發明涉及半導體集成電路器件，尤其涉及在層疊搭載了集成有 微處理器、存儲器等的半導體芯片的半導體集成電路器件中，各半導 體芯片之間傳輸信號的信號傳輸方法。

背景技術

例如，CMOS(Complementary?Metal?Oxide?Semiconductor)電路 的重要特征在于能夠實現將元件尺寸精細化時提高工作速度以及減 少耗電這樣的定標原則。以往通過元件精細化能夠提高每一芯片的集 成度、性能。但是，隨著精細化的進展，集成度、芯片性能的提高表 現出延緩的傾向。其原因是因精細化本身的限度、元件的速度提高而 使元件之間的布線延遲顯著化、和由于元件精細化下的漏電問題導致 難以降低耗電。

另一方面，在構建一定規模的信息處理系統時，能夠集成于一個 芯片的功能存在限度，因此，需要配置多個芯片，并且需要進行芯片 之間的連接。此前，芯片的配置方向是水平的，芯片之間的信號傳輸 距離為芯片一邊以上的長度。因此，即使通過精細化而使每一芯片的 工作速度提高，依然在芯片之間的傳輸上會花費時間，從而難以提高 整個系統的速度。

為了應對芯片性能提高的延緩和整個系統的性能提高，提出了非 專利文獻1所代表的層疊芯片系統。圖1(a)表示概要。這是一種在 半導體芯片100的上下三維地層疊其它電路芯片，并在芯片之間用貫 通孔連接以傳輸信息、電力的技術。通過利用芯片正上方的貫通孔傳 輸芯片內的信號的長距離布線和芯片之間的信號布線，能夠期待大幅 度降低芯片內的元件之間的布線延遲、整個系統下構成網絡的芯片之 間的傳輸延遲。

在此所使用的貫通孔，正如字面表述的那樣，是采用由貫通導體 101來貫穿芯片表里的結構。貫通導體101在電路形成層111與焊盤 102相接觸，該焊盤102經由焊錫塊104與其他芯片的貫通導體相接 觸。最下層的芯片經由焊錫塊104與封裝基板112等連接。在貫通導 體101的周邊形成有絕緣膜103。由于構成芯片的半導體基板層110 大致為接地電位，因此貫通導體與半導體基板層110接觸的部分需要 絕緣。

此外，例如專利文獻1中公開了如下技術：將鎖存電路插入貫通 孔的數據信號路徑，并在整個層疊系統中進行流水線工作，利用鎖存 電路分離寄生電容，從而實現高速的數據傳輸。

現有技術文獻

專利文獻1：日本特開2006-330974號公報

非專利文獻1：高橋、其他8名、“Current?Status?of?Research?and Development?for?Three-Dimensional?Chip?Stack?Technology”、 JAPANESE?JOURNAL?OF?APPLIED?PHYSIC?S、Vol.40、2001年、 p.3032-3037

發明內容

但是，在上述的圖1(a)所示那樣的貫通孔中，每一個貫通孔形 成面積為孔圓周×芯片厚度左右、電極間距離為絕緣膜厚度左右的寄 生電容。圖1(b)表示每一芯片的貫通孔周邊部的等效電路。在使用 貫通孔對多層的層疊芯片傳輸高速信號時，每一芯片的貫通孔寄生電 容106相加，因此不能無視該寄生電容的影響。在傳輸信號的電壓上 升時，僅在對寄生電容充電的期間信號會延遲。在下降時也會引起同 樣的狀況。因此，高速信號、例如矩形波狀的時鐘信號的頻率的上限 受到制約。

因此，例如專利文獻1所示，考慮采用將鎖存電路插入貫通孔的 數據信號路徑、且整個層疊系統進行流水線工作的方式。該方式適用 于如層疊存儲片系統等那樣具有單一功能的層疊芯片。但是，在使用 鎖存電路使數據信號路徑進行流水線工作時，數據信號的通過量(即 時鐘周期)存在較大的改善余地，但延遲時間(等待時間)變大，為 時鐘周期×層疊數，因此，尤其是CPU芯片-存儲芯片的層疊，等待 時間較大的問題尤為顯著。而且，在專利文獻1中時鐘信號依然使用 以往的貫通孔，因此實際上難以傳輸高速的時鐘信號，上述的通過量 的改善也容易受限。