[發明專利]半導體器件及其制造方法

無效

• 申請號: 201010106921.8
• 申請日: 2010-01-22
• 公開（公告）號: CN101794792A
• 公開（公告）日: 2010-08-04
• 發明（設計）人: 黑田英明
• 申請（專利權）人: 索尼公司
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L21/84;H01L29/78;H01L29/08;H01L21/28
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 彭久云

技術領域

本發明涉及一種半導體器件及其制造方法。

背景技術

接觸電極與柵極電極之間的距離根據縮放比例(scaling)減小，且柵極電極與接觸電極之間的寄生電容的顯著增加引起柵極電極的寄生電容的顯著增加，并且引起電路運行速度的劣化和負載電容的增加，這導致功耗的增加。

作為解決這個問題的手段，柵極電極隔著柵極絕緣膜形成在有源區域層的前表面處，源極和漏極形成在柵極電極兩側的有源區域層處。人們提出了一種器件結構及其制造方法，其中接觸電極設置在有源區域層的后表面處以連接到源極/漏極的后表面(例如，見JP-A-2004-079645)。

隨著縮放比例以及系統尺寸的增加，互連層的數量迅速增加。因此，良率的劣化或互連延遲變得難以解決。

作為解決這個問題的手段，所謂的后接觸電極和后互連被結合使用，從而改善了互連的效用并實現了互連層數量的減少和集成度的改善(例如，見JP-A-05-267563)。

在上述后接觸結構中，接觸電極直接連接到擴散層。通常，當接觸電極從擴散層的前表面連接時，諸如硅化物層的低阻抗層形成在擴散層的前表面處，接觸電極連接到該低阻抗層，從而降低了接觸阻抗。然而，難以在擴散層的后表面處形成諸如硅化物層的低阻抗層，從而后接觸電極不可避免地直接連接到擴散層。這引起接觸阻抗的增加及運行速度的劣化。

也就是，現有的后接觸電極和后互連容許寄生電容的降低，但是增加了后接觸電極與擴散層之間的接觸阻抗，并使MOSFET性能劣化或者性能改變增加，這導致半導體器件性能的劣化。

這是因為由于通過離子注入從硅層的前表面等引入雜質，在SOI基板的硅層中形成在接觸氧化埋層(BOX)的硅層處的擴散層的雜質濃度沿深度方向(后方向)而不是沿前表面降低。

為了增加氧化埋層的界面處的雜質濃度，必須增加離子注入能或者在離子注入之后進行熱處理。然而，當這些發生時，MOSFET特性的短溝道效應增加，且性能劣化和性能改變也增加。

此外，當采用前互連時，隨著微型化的推進，柵極電極和接觸電極之間的距離變得更小。因此，柵極電極與接觸電極或擴散層之間的寄生電容相對增加，且半導體器件的性能劣化。

發明內容

存在問題：后接觸電極與擴散層之間的接觸阻抗增加，MOSFET的性能劣化或者性能的改變增加，這導致半導體器件性能的劣化。

因此，期望降低后接觸電極與擴散層之間的接觸阻抗，從而改善半導體器件的運行速度。

本發明的實施例提供一種半導體器件。該半導體器件包括：擴散層，形成在基板的前表面處；低阻抗部，形成在擴散層的前表面處，并具有比擴散層低的阻抗；以及后接觸電極，從基板的后表面貫穿基板以穿過擴散層連接到低阻抗部。

對于這種半導體器件，后接觸電極被設置為從基板的后表面貫穿基板以穿過擴散層連接到低阻抗部。為此，形成在擴散層的后表面處的后接觸電極與擴散層之間的接觸阻抗降低。也就是，后接觸電極與擴散層之間的接觸阻抗等于前接觸電極與擴散層之間的接觸阻抗，該前接觸電極從前表面連接到形成在擴散層的前表面處的低阻抗部。

本發明的另一實施例提供一種制造半導體器件的方法。該方法包括步驟：隔著柵極絕緣膜在SOI基板的硅層上形成柵極電極，其中硅層隔著絕緣層形成在第一支撐基板上；在柵極電極兩側的硅層中形成擴散層，從而形成晶體管；在擴散層的前表面處形成阻抗低于擴散層的低阻抗部；隔著覆蓋晶體管的絕緣膜在硅層上形成第二支撐基板；去除第一支撐基板和絕緣層；以及在硅層上形成層間絕緣層且在層間絕緣層和硅層中形成后接觸電極以連接到低阻抗部。

對于半導體器件的這種制造方法，后接觸電極形成為從基板的后表面貫穿基板以穿過擴散層連接到低阻抗部。為此，形成在擴散層的后表面處的后接觸電極與擴散層之間的接觸阻抗降低。也就是，后接觸電極與擴散層之間的接觸阻抗等于前接觸電極與擴散層之間的接觸阻抗，該前接觸電極從前表面連接到形成在擴散層的前表面處的低阻抗部。

根據本發明實施例的半導體器件，后接觸電極與擴散層之間的接觸阻抗降低。因此，可以改善半導體器件的運行速度，結果，可以提供高性能的半導體器件。

根據本發明實施例的半導體器件的制造方法，后接觸電極與擴散層之間的接觸阻抗降低。因此，可以改善半導體器件的運行速度，結果，可以提供高性能的半導體器件。

附圖說明

圖1是示出根據本發明第一實施例的半導體器件的構造的第一示例的示意性截面圖；

圖2是示出根據本發明第一實施例的半導體器件的構造的第二示例的示意性截面圖；