[發明專利]硅通孔側壁隔離結構

有效

• 申請號: 201010103550.8
• 申請日: 2010-01-26
• 公開（公告）號: CN101789417A
• 公開（公告）日: 2010-07-28
• 發明（設計）人: 余振華;邱文智;吳文進
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L21/768
• 代理公司: 北京市德恒律師事務所 11306
• 代理人: 梁永

本申請要求于2009年1月28日提交的、標題為“Through-Silicon?Via Sidewall?Isolation?Structure”的美國臨時專利申請序列第61/147,871號的優 先權，其申請結合與此作為參考。

技術領域

本發明總的來說涉及用于改進的硅通孔的系統和方法，更具體地，涉 及用于硅通孔(through-silicon?via)側壁隔離結構的系統和方法。

背景技術

由于集成電路(IC)的發明，半導體工業因為各種電子部件(例如， 晶體管、二極管、電阻器、電容器等)集成密度的提高而經歷了快速的發 展。在很大程度上，集成密度的這種提高源自最小部件尺寸的反復降低， 這使得更多部件被集成到給定區域中。

在進一步增加電路密度的嘗試中，研究了三維(3D)IC。在3D?IC的 典型形成工藝中，將兩個管芯結合在一起，并在每個管芯與襯底上的接觸 焊盤之間形成電連接。例如，一種嘗試涉及將兩個管芯結合在彼此的上面。 然后，將堆疊的管芯結合到載體襯底，并且通過絲焊將每個管芯上的接觸 焊盤連接至載體襯底上的接觸焊盤。然而，這種嘗試要求載體襯底大于用 于絲焊的管芯。

最近更多的嘗試集中于硅通孔(TSV)。通常，TSV通過蝕刻垂直通 孔穿過襯底并用諸如銅的導電材料填充通孔來形成。襯底的背側被減薄以 露出TSV，并且為TSV形成電接觸。

作為TSV形成工藝的一部分，通常在TSV的導電材料與周圍襯底之 間形成阻擋層。典型地，阻擋層是通過物理汽相沉積(PVD)或化學汽相 沉積(CVD)工藝形成的氧化物或氮化物層。然而，阻擋層形成工藝在沿 著在襯底中形成的通孔的側壁形成薄層方面具有難度，并且通常導致襯底 表面上的厚層。當襯底表面上的多余導電材料被平面化(諸如采用過化學 機械拋光(CMP)，僅留下通孔中的導電材料)時，襯底表面上的厚阻擋 層會導致大的后CMP變化。此外，較厚的阻擋層減小了通孔的有效區域， 導致試圖用導電材料填充通孔時的難度。

因此，需要在通孔側壁形成阻擋層的更好方法，其能夠在通孔側壁形 成較薄的阻擋層，同時減小沿通孔側壁的電容。

發明內容

通過本發明提供具有側壁隔離結構的改進硅通孔的半導體器件的實施 例，這些和其他問題通常被解決或避免，并且通常實現了技術優點。

根據本發明的一個實施例，提供包括襯底的半導體器件，在襯底上形 成電路。在襯底上方形成一個或多個介電層，并且形成通過一個或多個介 電層延伸到襯底中的開口。用導電材料填充開口，并在襯底和導電材料之 間夾置低k介電層。

根據本發明的另一個實施例，提供了用于制造半導體器件的方法。該 方法包括：設置襯底；以及在襯底中形成開口，該開口從襯底的第一表面 延伸到襯底中，該開口具有側壁。沿著開口的側壁形成低k介電層，并在 襯底的第一表面上方形成導電層，填充到開口中。

根據本發明的又一實施例，提供了用于制造半導體器件的方法。該方 法包括：設置襯底，該襯底具有電路側和與電路側相對的背側；以及在襯 底的電路側上形成電路。在襯底的電路側上方形成一個或多個介電層，并 在襯底中形成從一個或多個介電層的表面開始延伸的開口，該開口具有側 壁。該方法還包括：在開口的側壁上方形成低k介電層；以及在低k介電 層上方形成導電層，使得開口被導電層填充。

附圖說明

為了更全面地理解本發明及其優點，將參考結合附圖的以下描述，其 中：

圖1至圖8示出了用于形成具有改進側壁隔離的硅通孔的工藝中的中 間階段。

具體實施方式

下面詳細描述本發明優選實施例的制造和使用。然而，應該理解，本 發明提供了許多可以在具體環境下實現的許多可應用的發明概念。所討論 的具體實施例僅僅示出了制造和使用本發明的具體方式，并不限制本發明 的范圍。

圖1至圖8是制造本發明實施例的中間階段的截面圖。首先參照圖1， 示出了襯底112，在其上形成有電路113。例如，襯底112可包括體硅、摻 雜或未摻雜、或者絕緣體上硅(SOI)襯底的有源層。通常，SOI襯底包括 在絕緣體層上形成的半導體材料(諸如硅)的層。例如，絕緣體層可以是 埋入氧化物(BOX)層或氧化硅層。在襯底(通常為硅或玻璃襯底)上設 置絕緣體層。還可以使用其他襯底，諸如多層或梯度襯底。