[發明專利]一種基于可編程器件的冗余容錯計算機數據同步電路

無效

• 申請號: 201010101997.1
• 申請日: 2010-01-27
• 公開（公告）號: CN101788941A
• 公開（公告）日: 2010-07-28
• 發明（設計）人: 朱紀洪;孫磊;王飛;張應洪
• 申請（專利權）人: 清華大學
• 主分類號: G06F11/16
• 分類號: G06F11/16
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及電子計算機和自動化控制技術，基于可編程邏輯器件設計了低成本的、靈活性的、模塊化的和開放性的一種基于可編程器件的冗余容錯計算機數據同步電路，解決了冗余容錯計算機數據同步的實時控制問題，實現了冗余容錯計算機數據同步智能管理，保證冗余容錯計算機數據同步高可靠性。

背景技術

自六十年代，隨著計算機在一些重要領域的應用，計算機的失效會造成巨大的損失，具有故障檢測和診斷等功能的余度容錯高可靠控制系統開始在航天航空等領域應用。到七十年代，采用比較技術和冗余容錯技術的余度容錯高可靠系統，應用于通訊和航天等領域，具備了備份功能、自檢功能、自恢復功能，并且一些具有代表性的大型容錯冗余系統也在此期間研制成功。近年來，微電子技術的飛速發展使得嵌入式控制系統廣泛應用各個領域，傳統構架的容錯高可靠控制系統不能滿足在航空航天、國防軍工、工業生產、安全控制等重要領域嵌入式控制系統應用需求，而可編程邏輯器件加載多個微處理器核的技術發展，為可編程邏輯器件設計容錯嵌入式控制系統提供了條件。

現場可編程芯片是指由用戶編程來實現所需功能的專用集成電路，采用可編程門陣列(Field?Programmable?Gate?Array)技術，即由邏輯功能塊排列成陣列組成，并由可編程的互連資源連接這些邏輯功能塊實現所需的設計。目前現場可編程芯片規模做得很大，隨著內嵌處理器核技術應用，實現的功能更強，設計的靈活性更大。

基于可編程器件的冗余容錯計算機數據同步電路用于容錯計算機，國內未見相關的產品和相關專利。

發明內容

本發明的目的在于提供一種低成本的、靈活性的、模塊化的和開放性的基于可編程器件的冗余容錯計算機數據同步電路，用于冗余容錯計算機，解決了冗余容錯計算機數據同步的實時控制問題，實現了冗余容錯計算機數據同步智能管理，保證了冗余容錯計算機數據同步高可靠性。

基于可編程邏輯器件冗余容錯計算機數據同步的電路系統結構見附圖1，包括數據同步軟濾波電路，數據同步冗余狀態寄存器電路，數據同步冗余同步等待電路，數據同步冗余表決輸出電路，同步狀態步記錄器電路等，冗余容錯計算機數據同步過程由該電路進行監控，通過數據同步軟濾波電路，每個計算機向數據同步冗余狀態寄存器寫入數據同步狀態，數據同步冗余同步等待電路控制同步等待時間，由數據同步冗余表決輸出電路向每個計算機輸出數據同步控制命令位，啟動主程序運行，在主程序運行時由同步狀態步記錄器實時檢測每個計算機的運行進程狀態，實現冗余容錯計算機中失步通道的切除。

數據同步軟濾波電路見附圖2，共包含N個通路，每個通路由可編程邏輯單元設計的高尖峰計數器，低尖峰計數器，或門電路組成，高尖峰計數器主要屏蔽無效狀態的有效雜波，低尖峰計數器主要屏蔽有效狀態的無效雜波，最后由或門電路輸出數據同步信號，保證信號的真實性。

數據同步冗余狀態寄存器電路結構見附圖3，由可編程邏輯單元設計的寄存器，分別存放計算機I同步狀態信號，計算機II同步狀態信號，……計算機N同步狀態信號.

數據同步冗余同步等待電路見附圖4，由可編程邏輯單元設計比較電路與數據同步冗余狀態寄存器狀態比較，如果還沒有完全寫入會啟動可編程邏輯單元設計的冗余同步等待時間計數器，在規定的時間內等待未寫入復位狀態，超出等待時間則認為該復位狀態無效，啟動冗余表決輸出電路。

數據同步冗余表決輸出電路工作原理見附圖5，冗余表決輸出電路等待數據同步冗余同步等待電路請求信號就會對計算機I，計算機II……計算機N同步狀態進行表決，如果為N取M的同步表決時，則N個計算機中有M個計算機都有效時該系輸出數據同步有效信號，當N個計算機中有N-M個計算機無效時該系輸出數據同步無效信號。

冗余容錯計算機正常運行時冗余容錯計算機中計算機I同步狀態信號，計算機II同步狀態信號，……計算機N同步狀態信號輸入同步狀態步記錄器電路，同步狀態步記錄器電路主要完成每個計算機進程記錄。

本發明實施例的有益效果在于，基于可編程邏輯器件設計了低成本的、靈活性的、模塊化的和開放性的冗余容錯計算機數據同步的電路，解決了冗余容錯計算機數據同步的實時控制問題，實現了冗余容錯計算機數據同步智能管理，保證了冗余容錯計算機數據同步高可靠性。

附圖說明

此處所說明的附圖用來提供對本發明的進一步理解，構成本申請的一部分，并不構成對本發明的限定。在附圖中：

圖1可編程設計的冗余容錯計算機數據同步的電路系統結構；

圖2數據同步軟濾波電路；

圖3數據同步冗余狀態寄存器電路結構；