[發明專利]基于可編程器件的雙冗余總線同步和表決電路

無效

• 申請號: 201010101973.6
• 申請日: 2010-01-27
• 公開（公告）號: CN101814046A
• 公開（公告）日: 2010-08-25
• 發明（設計）人: 朱紀洪;孫磊;王飛;張應洪
• 申請（專利權）人: 清華大學
• 主分類號: G06F11/18
• 分類號: G06F11/18
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及電子計算機和自動化控制技術，基于可編程邏輯器件設計了低成本的、靈活性的、模塊化的和開放性的基于可編程器件的雙冗余總線同步和表決電路，對于基于可編程器件加載內核構成的雙冗余容錯計算機，解決了冗余容錯計算機數據同步和表決的實時控制問題，實現了冗余容錯計算機數據同步和表決智能管理，保證冗余容錯計算機數據同步和表決高可靠性。

背景技術

自六十年代，隨著計算機在一些重要領域的應用，計算機的失效會造成巨大的損失，具有故障檢測和診斷等功能的余度容錯高可靠控制系統開始在航天航空等領域應用。到七十年代，采用比較技術和冗余容錯技術的余度容錯高可靠系統，應用于通訊和航天等領域，具備了備份功能、自檢功能、自恢復功能，并且一些具有代表性的大型容錯冗余系統也在此期間研制成功。近年來，微電子技術的飛速發展使得嵌入式控制系統廣泛應用各個領域，傳統構架的容錯高可靠控制系統不能滿足在航空航天、國防軍工、工業生產、安全控制等重要領域嵌入式控制系統應用需求，而可編程邏輯器件加載多個微處理器核的技術發展，為可編程邏輯器件設計容錯嵌入式控制系統提供了條件。

現場可編程芯片是指由用戶編程來實現所需功能的專用集成電路，采用可編程門陣列(Field?Programmable?Gate?Array)技術，即由邏輯功能塊排列成陣列組成，并由可編程的互連資源連接這些邏輯功能塊實現所需的設計。目前現場可編程芯片規模做得很大，隨著內嵌處理器核技術應用，實現的功能更強，設計的靈活性更大。

基于可編程器件的雙冗余總線同步和表決電路用于容錯計算機，國內未見相關的產品和相關專利。

發明內容

本發明的目的在于提供一種低成本的、靈活性的、模塊化的和開放性的基于可編程器件的雙冗余總線同步和表決電路，對于基于可編程器件加載內核構成的雙冗余容錯計算機，解決了冗余容錯計算機數據同步和表決的實時控制問題，實現了冗余容錯計算機數據同步和表決智能管理，保證了冗余容錯計算機數據同步和表決高可靠性。

基于可編程器件的雙冗余總線同步和表決電路系統結構見附圖1，包括雙冗余總線緩沖電路，雙冗余總線同步電路，雙冗余總線表決電路，雙冗余總線輸出電路，總線防丟步電路等組成，首先外部數據經過雙冗余總線緩沖電路等待請求雙冗余總線同步電路，雙冗余總線同步電路控制總線讀取外部數據，經過雙冗余總線表決電路表決后送至可編程器件加載內核構成的雙冗余容錯計算機，同時總線防丟步電路控制總線防止丟失數據信息。

雙冗余總線緩沖電路見附圖2，雙冗余總線濾波電路去除雙冗余總線雜波信號，保證信號的真實性，由可編程單元設計的數據緩沖區用于存放雙冗余總線濾波后的信號，在放入數據的同時寫入雙冗余總線同步標志。

雙冗余總線同步電路見附圖3，由雙冗余總線同步標志進行喚醒，控制雙冗余總線表決電路對可編程單元設計的數據緩沖區存放雙冗余總線濾波后的信號進行讀取。

雙冗余總線表決電路和雙冗余總線輸出電路見附圖4，由可編程邏輯單元設計位比較對數據緩沖區存放雙冗余總線濾波后的信號進行位比較同時重新寫入表決標志，同時雙冗余總線輸出電路通知計算機A和計算機B對數據進行讀取。

數據總線防丟步電路對計算機A和計算機B進行防丟步處理，保障總線數據失步現象，保證計算機A和計算機B進程的一致性。

本發明實施例的有益效果在于，該可編程器件的雙冗余總線同步和表決電路，對于基于可編程器件加載內核構成的雙冗余容錯計算機，解決了冗余容錯計算機數據同步和表決的實時控制問題，實現了冗余容錯計算機數據同步和表決智能管理，與傳統的同步和表決方法比較，利用總線代替進程同步和數據表決時雙冗余容錯計算機之間的數據交互，減輕了冗余容錯計算機任務負擔，保證了冗余容錯計算機數據和程序運行的高可靠性。

附圖說明

此處所說明的附圖用來提供對本發明的進一步理解，構成本申請的一部分，并不構成對本發明的限定。在附圖中：

圖1可編程設計的雙冗余總線同步和表決的電路系統結構；

圖2雙冗余總線緩沖電路工作原理；

圖3雙冗余總線同步電路工作原理；

圖4雙冗余總線表決電路和雙冗余總線輸出電路；

具體實施方式

為使本發明的目的、技術方案和優點更加清楚明白，下面結合實施方式和附圖，對本發明做進一步詳細說明。在此，本發明的示意性實施方式及其說明用于解釋本發明，但并不作為對本發明的限定。