[發明專利]基于可編程器件的雙冗余總線同步和表決電路

無效

• 申請號: 201010101973.6
• 申請日: 2010-01-27
• 公開（公告）號: CN101814046A
• 公開（公告）日: 2010-08-25
• 發明（設計）人: 朱紀洪;孫磊;王飛;張應洪
• 申請（專利權）人: 清華大學
• 主分類號: G06F11/18
• 分類號: G06F11/18
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種基于可編程器件的雙冗余總線同步和表決電路，其特征在于：

包括雙冗余總線緩沖電路，雙冗余總線同步電路，雙冗余總線表決電路，雙冗余總線輸出電路，總線防丟步電路等組成，，首先外部數據經過雙冗余總線緩沖電路等待請求雙冗余總線同步電路，雙冗余總線同步電路控制總線讀取外部數據，經過雙冗余總線表決電路表決后送至可編程器件加載內核構成的雙冗余容錯計算機，同時總線防丟步電路控制總線防止丟失數據信息。

2.根據權利要求1所述的雙冗余總線緩沖電路，其特征在于：

雙冗余容錯計算機中，計算機A和計算機B數據信息通過數據總線的高低位進行傳輸，如果32位的數據總線則高16位中15位表示B機數據信息另外1位表示表決狀態，同樣低16位中15位表示A機數據信息另外1位表示表決狀態，通過緩沖進行數據的暫放。

3.根據權利要求1所述的雙冗余總線同步電路，特征在于：

雙冗余容錯計算機中計算機A和計算機B數據通過雙冗余總線緩沖電路進行數據的儲存和暫放，同時雙冗余總線同步電路來控制數據表決時的同步讀取，從而保障數據的一致。

4.根據權利要求1所述的雙冗余總線表決電路和雙冗余總線表決輸出電路，其特征在于：

通過緩沖進行數據的暫放雙冗余容錯計算機中計算機A和計算機B數據，由通過緩沖進行數據的暫放，由硬件位比較邏輯電路，對計算機A和計算機B數據進行逐位比較。雙冗余表決輸出電路分別通知計算機A和計算機B對數據進行讀取，從而保證計算機A和計算機B讀取數據的一致性。

5.根據權利要求1所述的總線防丟步電路，其特征在于：

總線防丟步電路對計算機A和計算機B進行防丟步處理，保障總線數據失步現象，保證計算機A和計算機B進程的一致性。