[發(fā)明專利]實時水聲通信中基于DDS的多普勒補償裝置有效
| 申請?zhí)枺?/td> | 201010101289.8 | 申請日: | 2010-01-27 |
| 公開(公告)號: | CN101777939A | 公開(公告)日: | 2010-07-14 |
| 發(fā)明(設計)人: | 喬鋼;孫宗鑫;周峰;馬雪飛;蔣超華;曹倩;唐偉杰 | 申請(專利權)人: | 哈爾濱工程大學 |
| 主分類號: | H04B7/01 | 分類號: | H04B7/01;H04B13/02;H04L27/26 |
| 代理公司: | 暫無信息 | 代理人: | 暫無信息 |
| 地址: | 150001黑龍江省哈爾濱市南崗區(qū)南通*** | 國省代碼: | 黑龍江;23 |
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| 摘要: | |||
| 搜索關鍵詞: | 實時 通信 基于 dds 多普勒 補償 裝置 | ||
技術領域
本發(fā)明涉及一種用于多載波實時水聲通信中基于DDS的高精度多普勒補償 處理平臺結構。
背景技術
正交頻分復用(OFDM)技術已經(jīng)應用于水聲通信中,是一種高速傳輸?shù)姆椒ā? 但是OFDM的傳輸對于子載波正交性的要求很高,所以水聲通信中存在的嚴重多 普勒頻率偏移限制了OFDM技術在水聲通信中的應用。為了消除這種不可避免的 多普勒頻移給水聲通信所帶來的影響,人們提出了很多修正的方法。
目前,在水聲通信領域中,有兩種常用理論方法用于多普勒補償:一種是采用 DFE加二階數(shù)字鎖相環(huán)(DPLL)的結構,并對均衡系數(shù)和相移進行聯(lián)合最佳估計。 這種方法適合于小的多普勒頻移,但是這種均衡器結構復雜,特別是在高速水聲 通信中尤其復雜,已經(jīng)到了阻礙實時通信的程度了;另一種方法是在均衡前加多 普勒處理結構,估計出多普勒頻移,再對其進行補償。這種插值法運算量和存儲量 要求都很大,若用線性插值法,其運算量小,但在信噪比小的時候,其性能急劇 惡化。對接收信號進行多普勒補償?shù)刃в趯邮招盘柕闹夭蓸?,但在多普勒頻移 較小,精度要求很高的情況下改變采樣率比較困難。為了避開上述算法上實現(xiàn)多 普勒補償?shù)睦щy,克服算法上的不足,結合現(xiàn)有的DDS頻率合成技術,可以設計 一種采用DSP測頻,DDS頻率合成的方法,實現(xiàn)軟件加硬件的結構實現(xiàn)高精度、 快速的頻率補償。DDS頻率合成技術是把一系列數(shù)字形式的信號通過數(shù)/模轉換 器轉換成模擬量形式的信號。采用軟、硬件相結合的合成方式,利用高速存儲器 將正弦波的M個樣品存在其中,然后以查表的方式按均勻的速率把這些樣品輸入 到高速數(shù)/模轉換器,變換成所設定頻率的正弦波信號。這種合成方式由于高速 存儲器產(chǎn)生正弦波幅值數(shù)據(jù),因此合成頻率可以做得很高,目前已達到數(shù)百兆赫 茲。
DDS具有頻率分辨率高、頻率變化速率快、輸出相位連續(xù)和噪聲低等優(yōu)點, 因此可以實現(xiàn)高精度、快速率的頻移補償,且不會影響原有信號的相位特性。在 多載波水聲通信中采用該技術對多普勒頻移進行補償,具有頻率分辨率高、變頻 速率快和頻率線性變化等優(yōu)點。
現(xiàn)有的水聲通信中的多普勒補償技術大多限于算法上實現(xiàn)的多普勒補償,其 精度不高,實時性和穩(wěn)定性能較差。目前有兩種常用理論方法用于多普勒補償: 一種是采用DFE加二階數(shù)字鎖相環(huán)(DPLL)的結構,并對均衡系數(shù)和相移進行聯(lián)合 最佳估計。這種方法適合于小的多普勒頻移,但是這種均衡器結構復雜,特別是 在高速水聲通信中尤其復雜,已經(jīng)到了阻礙實時通信的程度了;另一種方法是在 均衡前加多普勒處理結構,估計出多普勒頻移,再對其進行補償。這種插值法運算 量和存儲量要求都很大,若用線性插值法,其運算量小,但在信噪比小的時候, 其性能急劇惡化。對接收信號進行多普勒補償?shù)刃в趯邮招盘柕闹夭蓸?,但? 多普勒頻移較小,精度要求很高的情況下改變采樣率比較困難。
發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種可以方便用于多載波實時水聲通信系統(tǒng)的多普 勒補償?shù)膶崟r水聲通信中基于DDS的多普勒補償裝置。
本發(fā)明的目的是這樣實現(xiàn)的:
本發(fā)明的實時水聲通信中基于DDS的多普勒補償裝置的構成為:通信處理 板前端模數(shù)轉換電路,通過一組數(shù)據(jù)總線以并行接口方式和現(xiàn)場可編程邏輯器件 FPGA2的通用I/O口相連;信號處理芯片DSP為處理內(nèi)核芯片它通過片內(nèi)外設 EMIFA接口的數(shù)據(jù)總線和FPGA相連,EMIFA接口的片選、讀寫控制線、部分 地址線都和FPGA的通用I/O相連;含有用于互連網(wǎng)絡的通過DSP的10/100Mb/s 以太網(wǎng)控制外設實現(xiàn)的網(wǎng)絡接口電路;頻率合成模塊通過DDS的一組數(shù)據(jù)總線 以及讀寫控制線和FPGA的通用I/O口相連;由高性能的DSP處理器完成測頻、 多普勒估計以及給出多普勒補償頻率控制字,寫入DDS的內(nèi)部相位寄存器和頻 率寄存器,實現(xiàn)多普勒補償,實時輸出A/D所需的采樣頻率。
本發(fā)明還可以包括:
1、所述信號處理芯片DSP的外部包括:調(diào)試接口JTAG,通過DSP的數(shù)據(jù) 總線連接的外部動態(tài)存儲器SDRAM,用于自引導啟動的通過DSP的數(shù)據(jù)總線 連接的外部只讀存儲器,用于與網(wǎng)絡傳輸模塊接口的接口程序。
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