[發明專利]半導體結構及其制造方法

有效

• 申請號: 201010003405.2
• 申請日: 2010-01-11
• 公開（公告）號: CN102122668A
• 公開（公告）日: 2011-07-13
• 發明（設計）人: 張義昭;杜尚暉;許健;張怡楓;白倪星
• 申請（專利權）人: 世界先進積體電路股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 任默聞

技術領域

本發明涉及一種半導體結構及其制造方法，尤其涉及擊穿電壓大于800V的雙擴散金屬氧化物半導體晶體管及其制造方法。

背景技術

在當今的集成電路制造工藝中，已在單一芯片中大量地整合控制器、存儲器、低電壓操作元件與高電壓功率元件等裝置，因而形成單一芯片系統。為了應付高電壓與電流的需求，電源裝置中通常應用如雙擴散金屬氧化物半導體晶體管(double-diffused?metal?oxide?semiconductor，DMOS)的高電壓裝置，其在高電壓下操作時具有較低的導通電阻(on-resistance)。另外，在超大規模集成電路邏輯電路(VLSI)中則通常整合有其他高電壓裝置，例如具有簡單結構的橫向擴散型金屬氧化物半導體晶體管(lateral?double-diffused?metal?oxidesemiconductor，LDMOS)，相較于慣用的垂直擴散型金屬氧化物半導體晶體管(vertical?double-diffused?metal?oxide?semiconductor，VDMOS)，其具有較高的導通電阻。

一般在設計晶體管時，主要需考慮使元件具有高擊穿電壓與低導通電阻(on-resistance)的特性，而近年來LDMOS制造工藝已見有采用降低表面電場(reduced?surface?electric?field，RESURF)技術。圖1即顯示美國專利案6,773,997B2使用RESURF原理的N型LDMOS元件，包括自溝道區415延伸至N+型漏極區406的N型井413，以及在N型井413表面上以均一濃度摻雜的平板式(flat)P型區408，其中N型井413作為元件受到電壓時的載流子漂移區，P型區408則作為RESURF層。而美國專利案6,773,997B2也進一步揭露如圖2所示具有多層以均一濃度摻雜的平板式P型區408、402的元件。

由于N型井413位于平板式P型區408、402與P型襯底401之間而能在關閉狀態時輕易的耗盡，因此能以較高劑量的N型雜質形成，以降低元件的導通電阻。然而，已發現類似上述結構的LDMOS在關閉狀態時，電場會集中在N+型漏極區406附近，而擁擠的電場(或電荷的群聚效應(current?crowdingeffect))會導致元件的擊穿電壓下降，并同時降低元件的切換速度(switchingspeed)。另一方面，雖然可使用降低N型井413的摻雜濃度以增大耗盡程度的方法而達到提高擊穿電壓的目的，然而元件的導通電阻會因此跟著提高。根據上述，目前的技術仍難以同時達到高擊穿電壓與低導通電阻的目的，因此難以應用在超高電壓(UHV)元件中，故有需要提供一種半導體結構及其形成方法，以克服先前技藝的不足。

發明內容

本發明提供一種半導體結構，包括：一第一導電型襯底；一第二導電型井區，位于該第一導電型襯底上；一第二導電型擴散源極與一第二導電型擴散漏極，位于該第一導電型襯底上；一柵極結構，位于該第二導電型擴散源極與該第二導電型擴散漏極之間的該第二導電型井區上；以及以橫向排列的多數個第一導電型埋環，形成于該第二導電型井區中，并將該第二導電型井區分為一上部漂移區與一下部漂移區。

本發明也提供一種半導體結構的制造方法，包括：提供一第一導電型襯底；在該第一導電型襯底上形成一第二導電型井區；在該第一導電型襯底上形成一第二導電型擴散源極與一第二導電型擴散漏極；在該第二導電型擴散源極與該第二導電型擴散漏極之間的該第二導電型井區上形成一柵極結構；以及在該第二導電型井區中形成以橫向排列的多數個第一導電型埋環，其將該第二導電型井區分為一上部漂移區與一下部漂移區。

本發明實施例能以簡單的方法同時增進LDMOS的擊穿電壓并降低導通電阻，因此能應用在超高電壓技術中。

附圖說明

此處所說明的附圖用來提供對本發明的進一步理解，構成本申請的一部分，并不構成對本發明的限定。在附圖中：

圖1至圖2為現有半導體結構的剖面圖；

圖3至圖11顯示本發明一實施例半導體結構的制造工藝剖面圖；

圖12顯示本發明另一實施例半導體結構的上示圖；

圖13為本發明具有17個P型埋環的結構實施例的分析圖；

圖14則為不具有P型埋環的典型結構的分析圖。

附圖標號：