[發明專利]半導體存儲裝置

無效

• 申請號: 200980145701.1
• 申請日: 2009-02-23
• 公開（公告）號: CN102216996A
• 公開（公告）日: 2011-10-12
• 發明（設計）人: 飯田真久
• 申請（專利權）人: 松下電器產業株式會社
• 主分類號: G11C11/407
• 分類號: G11C11/407
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 汪惠民

技術領域

本發明涉及半導體存儲裝置，特別涉及具有使復位時的字線電平成為負電壓的負升壓字線驅動器的半導體存儲裝置。

背景技術

近年，特別在混載DRAM(Dynamic?Random?Access?Memory)中，謀求為了用低成本來實現SOC(System?On?Chip)的高集成化。占存儲器面積的大部分的是存儲器陣列部，為了實現高集成化，通過存儲單元晶體管、使用了高介電常數絕緣膜的存儲單元電容器的微細化技術，來縮小存儲單元自身的面積。

在DRAM中，為了將位線振幅的電壓最大限度地恢復到存儲單元電容器中，作為存儲單元晶體管，需要對其柵極施加高于其閾值電壓(Vth)的電壓，因此使用了厚膜的晶體管。此外，在存儲單元晶體管中也同時尋求能夠保持存儲單元電容器的數據的低漏電特性。因此，存儲單元晶體管的閾值電壓被設定得較高，反偏壓效應也較大，因此將比位線High電壓高1V以上的電壓作為字線置位電平(word?line?set?level)。

另一方面，為了推進微細化，需要縮短存儲單元晶體管的柵極長度，為了減小短溝道效應所產生的漏電流，需要使存儲單元晶體管的膜厚變薄。在此情況下，從可靠性的角度出發，需要將字線置位電平的電壓低電壓化，但為了同時確保存儲單元電容器的恢復電平(リストアレベル)，需要在低Vth化的同時，使漏電流不增加。

針對這些課題，已知負升壓字線方式這種構造。這是通過將字線復位電平從以往的接地電壓變更為負升壓電壓電平，來試圖滿足上述存儲單元晶體管所需要的特性的構造。

在導入負升壓字線方式情況下，新需要字線驅動器，使得能夠實現相對于位線電壓振幅的信號在正方向和負方向這兩個方向的電平移動。作為這種負升壓字線驅動器的公知例子，在專利文獻1中提出了各種各樣的電平移動電路。

此外，在專利文獻2中，公開了如下結構：具備地址解碼功能，并且能夠用較少的元件數來將正方向和負方向這兩個方向的電平移動電壓施加于字線。將此作為以往的字線驅動器例子，表示在圖7中。在圖7中，100a和100b是字線驅動器，XA、XB、WD<0>和WD<1>是字線選擇地址信號，/STWD是字線復位控制信號，WL<0>和WL<1>是字線，BL是位線，/AD和Node1是內部節點，Vdd是位線High電壓，Vss是位線Low電壓，Vpp是字線置位電平電壓，Vw是字線復位電平電壓，Vcp是存儲單元板電壓(memory?cell?plate?voltage)，QN1～2和QAN1～2是NMOS晶體管，QP1～3和QAP1～2是PMOS晶體管，QC是存儲單元晶體管，C是存儲單元電容器。

參照圖8的時序圖來說明像這樣構成的字線驅動器100a的動作。首先，在定時t10之前的復位狀態中，因為字線復位控制信號/STWD為Low，所以內部節點Node1的電平為Vpp，字線WL<0>為復位電平Vw。相鄰的字線驅動器100b所驅動的字線WL<1>也同樣保持復位電平Vw(未作圖示)。然后，在定時t10，輸入到字線驅動器100a的地址的一部分成為選擇邏輯，內部節點/AD成為Low，在定時t11，在重疊了字線啟動信號和地址信號的WD<0>成為High的同時，字線復位控制信號/STWD成為High，從而內部節點Node1的電平成為Low，字線WL<0>成為置位電平(set?level)Vpp。因為相鄰的字線驅動器100b的WD<1>為非選擇狀態的Low，所以雖然共同連接的內部節點/AD為Low，但保持復位狀態。之后，在定時t12，WD<0>成為Low，字線復位控制信號/STWD成為Low，從而內部節點Node1成為High，字線WL<0>的電壓回到復位電平Vw。然后，在定時t13，字線選擇地址信號XA和XB以及內部節點/AD復原。在此，t10和t11、或者t12和t13也可以為相同的定時。