[發明專利]研磨用組合物和半導體集成電路裝置的制造方法

有效

• 申請號: 200980144890.0
• 申請日: 2009-10-02
• 公開（公告）號: CN102210013A
• 公開（公告）日: 2011-10-05
• 發明（設計）人: 吉田伊織;神谷廣幸
• 申請（專利權）人: 旭硝子株式會社
• 主分類號: H01L21/304
• 分類號: H01L21/304;B24B37/00;C09K3/14
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 王海川;穆德駿

技術領域

本發明涉及適用于半導體集成電路等的新型研磨用組合物。

背景技術

近年來，隨著半導體集成電路的高集成化的需求增高，半導體元件的微細化、布線的多層化等各種微細加工技術得到開發。因此，涉及布線形成的化學機械研磨(Chemical?Mechanical?Polishing，以下稱為CMP)中，對新型研磨用組合物的需求大。另外，CMP用的研磨用組合物與單純的機械研磨用組合物相比，由于要求非常高精度的研磨，因此需要非常嚴密的調節。

作為對新型研磨用組合物的具體需求，有防止表面的凹凸。

布線的多層化是指在形成電路之后使用光刻法等形成新的電路，如果在作為下層的電路表面存在凹凸，則位于它之上新形成電路的表面也出現凹凸，從光刻法中的焦點深度偏離，從而無法形成如設計那樣的布線，因此在近年的半導體集成電路的設計中，要求以極高的精度將形成有電路的表面平坦化，使其不對其上的層的表面的平坦性產生影響。

另外，在品質的方面，由于表面的凹凸對布線的電特性產生影響，因此為了抑制品質上的波動，應該盡可能抑制表面的凹凸。

例如，在電路形成表面的平坦化的同時形成電路布線的鑲嵌法中，在半導體集成電路裝置的對象表面形成布線用的溝槽圖案，以在該溝槽中埋設用于形成布線的鋁或金屬銅等電阻率低的金屬的方式形成。金屬首先通過鍍法或濺射法在表面上形成膜，并在多數情形下對該膜以CMP技術進行研磨，除去布線部以外的金屬，形成與溝槽對應的布線。此時，同時進行研磨面的平坦化。

此時，對隔著阻擋層設置于絕緣層上的銅層進行研磨從而交替形成銅埋設布線和絕緣層的圖案形成中，在直至鄰接于銅層的阻擋層露出的階段(所謂第一研磨工序)中，存在阻擋層上殘留銅的問題(銅殘留)和銅布線上的凹點(凹坑)作為表面凹凸帶來問題。

如果存在銅殘留，則該部分與沒有銅殘留的部分相比形成隆起的狀態，即使在之后的所謂第二研磨工序中也容易維持該原樣形狀，其結果容易產生表面凹凸。圖1是示意性地示出具有銅殘留21的部分比沒有銅殘留的部分22隆起的狀態的截面圖。這樣的銅殘留容易在布線密度高的部位發生，在此情形下，相應部位的銅布線厚度甚至可能比其他部位更厚。在圖2和圖3中示意性地示出其狀態。圖2示出布線密度高的部位23中存在銅殘留21的狀態。這種情形下，如果在之后的第二研磨工序中其影響仍殘留，則部位23的銅布線厚度容易變得比處于沒有銅殘留的部位22中的銅布線的厚度更厚。另外，圖2和圖3中省略阻擋層的記載。

銅布線上的凹點可能是銅腐蝕的一種，是以約數萬倍的倍率才能看見的微細凹點。

作為銅的研磨中使用的CMP用的研磨用組合物，公開有使用松香的研磨劑。但是，該研磨用組合物并不能完全應對銅殘留，或者不能充分降低阻擋層的研磨速度(例如，參照專利文獻1)。

另外，作為表面凹凸的問題，除了上述以外，還已知有如下文所述的凹陷和腐蝕。下文中，“平坦性提高”和“平坦化”是指提高凹陷和腐蝕中的至少一種。

現有技術文獻

專利文獻

專利文獻1：國際公布號WO2007/072918(權利要求)

發明內容

發明所要解決的課題

本發明的目的在于提供一種能解決上述課題的新型研磨用組合物。本發明進一步的其它目的和優點能夠通過以下的說明而明確。

用于解決課題的手段

根據本發明的第1方式，提供一種研磨用組合物，其在對隔著阻擋層設置于絕緣層上的銅層進行研磨從而交替形成銅埋設布線和絕緣層的圖案形成中，在進行研磨直至鄰接于所述銅層的所述阻擋層露出的工序(第一研磨工序)中使用，其中

所述研磨用組合物含有：

脂環族樹脂酸，

膠體二氧化硅，其在研磨用組合物中的含量為0.1～1.5質量％，并且平均初級粒徑為10～40nm，平均次級粒徑為30～80nm，并且平均次級粒徑×含量處于10～40的范圍內，和

四甲基銨離子。

根據本發明的第2方式，提供如上述方式1所述的研磨用組合物，其還含有鉀離子。

根據本發明的第3方式，提供如上述方式1或2所述的研磨用組合物，其中，四甲基銨離子在研磨用組合物中的含量以氫氧化四甲基銨換算為0.1～1.4質量％。

根據本發明的第4方式，提供如上述方式2或3所述的研磨用組合物，其中，鉀離子在研磨用組合物中的含量以氫氧化鉀換算為0.6質量％以下。