[發明專利]鎖存器結構、分頻器及其操作方法

有效

• 申請號: 200980136336.8
• 申請日: 2009-09-18
• 公開（公告）號: CN102160289A
• 公開（公告）日: 2011-08-17
• 發明（設計）人: 張昆;肯尼思·巴尼特
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H03K3/356
• 分類號: H03K3/356;H03K5/156;H03K23/54
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 宋獻濤

根據35U.S.C.§119主張優先權

本專利申請案主張2008年9月19日申請的題目為“鎖存器結構和分頻器(LATCHSTRUCTURE?AND?FREQUENCY?DIVIDER)”的第61/098,665號美國臨時專利申請案的優先權，所述美國臨時專利申請案已轉讓給本受讓人，且其全部內容在此以引用的方式明確地并入本文中。

技術領域

本發明大體來說涉及電子電路及通信設備。更特定來說，在若干方面中，本發明涉及鎖存器、分頻器、合成器及使用所述裝置的無線通信裝置。

背景技術

分頻器用于各種電子裝置中，包括例如蜂窩式電話及個人數字助理等便攜式無線裝置。分頻器的輸出波形通常是從分頻器的輸入的上升沿或下降沿導出。為此，奇數分頻器(例如，除以3、5、7等等)具有通常限于為其輸入的周期的整數倍數的脈沖寬度的輸出。因為奇數分頻器的完整輸出循環等于奇數個其輸入循環持續時間，所以獲取百分之五十的工作循環通常需要對應于非整數個輸入循環的脈沖寬度。這可能不必要地限制使用奇數分頻器的設備的設計者可用的頻率選擇。

因此，需要分頻器、例如鎖存器等分頻器組件和用于操作分頻器的方法，其克服現有電路的上述限制且在除以奇數時不會過度地限制操作頻率的選擇。進一步需要具有所述分頻器的通信設備，包括無線通信設備。

發明內容

本文中所揭示的實施例可通過提供可在輸入的上升沿及下降沿兩者上轉變的鎖存器結構、通過所述鎖存器結構所制造的分頻器的實施例及使用所述分頻器的接收器及發射器的實施例來解決以上所描述的需要中的一者或一者以上。

在一實施例中，一種電子鎖存器包括第一電路，第一電路經配置以在第一輸入處于第一輸入邏輯電平(例如，高)且第二輸入處于第一輸入邏輯電平時將第一輸出驅動到第一輸出邏輯電平(例如，低)，在第一輸入處于第二輸入邏輯電平(例如，低)且第二輸入處于第二輸入邏輯電平時將第一輸出驅動到不同于第一輸出邏輯電平的第二輸出邏輯電平(例如，高)，且在將不同輸入邏輯電平施加到第一輸入及第二輸入時將第一輸出設定到高阻抗狀態。電子鎖存器還包括第二電路，第二電路經配置以在第三輸入處于第一輸入邏輯電平且第四輸入處于第一輸入邏輯電平時將第二輸出驅動到第一輸出邏輯電平，在第三輸入處于第二輸入邏輯電平且第四輸入處于第二輸入邏輯電平時將第二輸出驅動到第二輸出邏輯電平，且在將不同輸入邏輯電平施加到第三輸入及第四輸入時將第二輸出設定到高阻抗狀態。電子鎖存器進一步包括第三電路，第三電路經配置以在第一電路將第一輸出驅動到高阻抗狀態且第二電路將第二輸出驅動到高阻抗狀態時維持第一輸出及第二輸出的電壓電平。

在一實施例中，一種電子鎖存器包括用于在第一輸入處于第一輸入電平且第二輸入處于第一輸入電平時將第一輸出驅動到第一輸出電平、在第一輸入處于第二輸入電平且第二輸入處于第二輸入電平時將第一輸出驅動到不同于第一輸出電平的第二輸出電平且在將不同輸入電平施加到第一輸入及第二輸入時將第一輸出設定到高阻抗狀態的裝置。電子鎖存器還包括用于在第三輸入處于第一輸入電平且第四輸入處于第一輸入電平時將第二輸出驅動到第一輸出電平、在第三輸入處于第二輸入電平且第四輸入處于第二輸入電平時將第二輸出驅動到第二輸出電平且在將不同輸入電平施加到第三輸入及第四輸入時將第二輸出設定到高阻抗狀態的裝置。電子鎖存器進一步包括用于在用于驅動第一輸出的裝置將第一輸出驅動到高阻抗狀態且用于驅動第二輸出的裝置將第二輸出驅動到高阻抗狀態時維持第一輸出及第二輸出的電壓電平的裝置。

在一實施例中，一種分頻器包括多個鎖存器。多個鎖存器中的每一鎖存器經選擇性地配置以在時鐘的上升沿及下降沿兩者上切換狀態。

在一實施例中，提供一種用于操作電子鎖存器的方法。方法包括響應于第一輸入及第一時鐘相位處于第一輸入邏輯電平而以第一輸出邏輯電平來驅動第一輸出。方法還包括響應于第二輸入及第二時鐘相位處于第一輸入邏輯電平而以第一輸出邏輯電平來驅動第二輸出。方法另外包括響應于第一輸入及第一時鐘相位處于第二輸入邏輯電平而以第二輸出邏輯電平來驅動第一輸出。方法進一步包括響應于第二輸入及第二時鐘相位處于第二輸入邏輯電平而以第二輸出邏輯電平來驅動第二輸出。方法進一步包括響應于第一輸入及第一時鐘相位處于不同輸入邏輯電平而在第一輸出處提供高阻抗。方法進一步包括響應于第二輸入及第二時鐘相位處于不同輸入邏輯電平而在第二輸出處提供高阻抗。方法進一步包括在第一輸入及第一時鐘相位處于不同輸入邏輯電平且第二輸入及第二時鐘相位處于不同輸入邏輯電平時維持第一輸出及第二輸出的邏輯電平。