[發明專利]鎖存器結構、分頻器及其操作方法

有效

• 申請號: 200980136336.8
• 申請日: 2009-09-18
• 公開（公告）號: CN102160289A
• 公開（公告）日: 2011-08-17
• 發明（設計）人: 張昆;肯尼思·巴尼特
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H03K3/356
• 分類號: H03K3/356;H03K5/156;H03K23/54
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 宋獻濤

1.一種電子鎖存器，其包含：

第一電路，其經配置以在第一輸入處于第一輸入邏輯電平且第二輸入處于所述第一輸入邏輯電平時將第一輸出驅動到第一輸出邏輯電平，在所述第一輸入處于第二輸入邏輯電平且所述第二輸入處于所述第二輸入邏輯電平時將所述第一輸出驅動到不同于所述第一輸出邏輯電平的第二輸出邏輯電平，且在將不同輸入邏輯電平施加到所述第一輸入及所述第二輸入時將所述第一輸出設定到高阻抗狀態；

第二電路，其經配置以在第三輸入處于所述第一輸入邏輯電平且第四輸入處于所述第一輸入邏輯電平時將第二輸出驅動到所述第一輸出邏輯電平，在所述第三輸入處于所述第二輸入邏輯電平且所述第四輸入處于所述第二輸入邏輯電平時將所述第二輸出驅動到所述第二輸出邏輯電平，且在將不同輸入邏輯電平施加到所述第三輸入及所述第四輸入時將所述第二輸出設定到所述高阻抗狀態；及

第三電路，其經配置以在所述第一電路將所述第一輸出驅動到所述高阻抗狀態且所述第二電路將所述第二輸出驅動到所述高阻抗狀態時維持所述第一輸出及所述第二輸出的電壓電平。

2.根據權利要求1所述的電子鎖存器，其中：

所述第一輸出邏輯電平為邏輯低；

所述第二輸出邏輯電平為邏輯高；

所述第一輸入邏輯電平為所述邏輯高；且

所述第二輸入邏輯電平為所述邏輯低。

3.根據權利要求1所述的電子鎖存器，其中所述第三電路包含一對交叉耦合反相器。

4.根據權利要求3所述的電子鎖存器，其中：

所述第一電路包含第一晶體管、第二晶體管、第三晶體管及第四晶體管，所述第一晶體管、所述第二晶體管、所述第三晶體管及所述第四晶體管串聯地連接，所述第一晶體管、所述第二晶體管、所述第三晶體管及所述第四晶體管中的每一者包含漏極、源極及柵極，所述第一輸入耦合到所述第二晶體管的所述柵極且耦合到所述第三晶體管的所述柵極，所述第一輸出耦合到所述第二晶體管的所述漏極且耦合到所述第三晶體管的所述漏極；且

所述第二電路包含第五晶體管、第六晶體管、第七晶體管及第八晶體管，所述第五晶體管、所述第六晶體管、所述第七晶體管及所述第八晶體管串聯連接，所述第五晶體管、所述第六晶體管、所述第七晶體管及所述第八晶體管中的每一者包含漏極、源極及柵極，所述第三輸入耦合到所述第六晶體管的所述柵極且耦合到所述第七晶體管的所述柵極，所述第二輸出耦合到所述第六晶體管的所述漏極且耦合到所述第七晶體管的所述漏極。

5.根據權利要求4所述的電子鎖存器，其中所述第三電路包含一對交叉耦合反相器。

6.根據權利要求4所述的電子鎖存器，其中：

所述第三電路包含第九晶體管、第十晶體管、第十一晶體管及第十二晶體管，所述第九晶體管、所述第十晶體管、所述第十一晶體管及所述第十二晶體管中的每一晶體管包含柵極、源極及漏極；

所述第九晶體管的所述漏極耦合到所述第十晶體管的所述漏極、所述第十一晶體管的所述柵極、所述第十二晶體管的所述柵極及所述第一輸出；且

所述第十一晶體管的所述漏極耦合到所述第十二晶體管的所述漏極、所述第九晶體管的所述柵極、所述第十晶體管的所述柵極及所述第二輸出。

7.一種包含多個鎖存器的分頻器，所述多個鎖存器中的每一鎖存器是根據權利要求1所述，所述分頻器經配置以除以奇整數。

8.一種頻率產生器，其包含根據權利要求7所述的分頻器。

9.一種無線通信裝置，其包含根據權利要求8所述的頻率產生器。

10.一種移動通信裝置，其包含根據權利要求8所述的頻率產生器。