[發明專利]半導體裝置

有效

• 申請號: 200980133169.1
• 申請日: 2009-06-09
• 公開（公告）號: CN102132399A
• 公開（公告）日: 2011-07-20
• 發明（設計）人: 石津智之
• 申請（專利權）人: 松下電器產業株式會社
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L21/82;H01L21/822;H01L27/04;H01L27/088;H01L29/78
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 汪惠民

技術領域

本發明涉及在半導體集成電路中使用的半導體裝置，尤其涉及例如用于改善構成差動電路的晶體管對的特性的技術。

背景技術

在半導體集成電路裝置中使用的差動放大電路或電流鏡電路等中，使用許多成對的晶體管，這些成對的晶體管特性差異，會給電路的性能或成品率等帶來影響。

尤其，公知在使用了STI(Shallow?Trench?Isolation)等元件分離技術的晶體管中，由于溝道的遷移率或閾值電壓根據因STI引起的施加給晶體管的活性區域的機械應力而改變，故在成對的晶體管的活性區域的形狀不同的情況下其特性差變大(例如，參照非專利文獻1)。

另外，在柵極電極的光刻工序(lithography)或蝕刻工序，根據周圍的柵極電極的布局圖案尺寸會改變，有產生特性差的可性能。另外，雖然公知一種利用高形變膜覆蓋柵極電極和活性區域的上部，以提高晶體管的驅動能力的方法，但是由于應力的影響因成對的晶體管的柵極電極或周圍柵極電極的布局圖案而不同，故有產生特性差的可能性(參照非專利文獻2)。

在現有的半導體裝置中，在抑制成對的晶體管特性差之際，為了抑制因布局圖案的不同導致的特性改變，采用了使布局完全對稱配置等的對策。

例如，如圖21所示，關于成對的晶體管100a、100b，讓與在溝道長方向上相鄰的晶體管101相同形狀的偽元件102a、102b分別夾持晶體管100a、100b而配置在相反側。同樣地，關于溝道寬方向，也將與相鄰的晶體管103相同形狀的偽元件104a，104b分別配置在晶體管100a，100b在溝道寬方向上相同距離的場所。這樣，通過使成對的晶體管的周圍布局一致，從而防止了晶體管特性的不平衡(專利文獻1)。

專利文獻1：日本特開平11-234109號公報

非專利文獻1：“NMOS?Drive?Current?Reduction?Caused?by?TransistorLayout?and?Trench?Isolation?Induced?Stress”，G.Scott，et.al.，IEDM?digest，pp.91，1999

非專利文獻2：“High?Performance?CMOSFET?Technology?for?45nmGeneration?and?Scalability?of?Stress-Induced?Mobility?EnhancementTechnique”，A.Oishi，et.al.，IEDM?digest，pp.239，2005

可是，在上述方法中，因為在成為對象的成對的晶體管的周圍需要配置相同布局圖案的偽元件，故有電路面積增大的可能性。另外，在上述方法中，雖然僅僅考慮最接近的元件的形狀，但是從對象的晶體管隔著元件分離區域而位于更遠位置的元件的形狀也，會成為引起晶體管特性不平衡的要因。

發明內容

本發明的目的在于，在具有晶體管對的半導體裝置中，既能夠抑制電路面積的增大，又能夠抑制成對的晶體管特性變得不平衡。

本發明所涉及的第1半導體裝置，具備：第1及第2晶體管，溝道長度及溝道寬度彼此相等，且作為晶體管對來使用；和第3及第4晶體管，溝道長度及溝道寬度彼此相等，且作為晶體管對來使用，所述第1及第2晶體管具有由該晶體管的活性區域和在所述活性區域的周圍隔著元件分離區域所形成的周圍活性區域組成的活性區域圖案彼此相同的、第1及第2活性區域相同區域，所述第3及第4晶體管具有由該晶體管的活性區域和在所述活性區域的周圍隔著元件分離區域所形成的周圍活性區域組成的活性區域圖案彼此相同的、第3及第4活性區域相同區域，所述第3及第4晶體管的活性區域與所述第1及第2晶體管的活性區域相比，溝道長方向上的長度長，所述第3及第4活性區域相同區域與所述第1及第2活性區域相同區域相比，溝道長方向上的寬度窄。