[發明專利]在數據處理系統中用ECC選擇性地執行單周期寫操作

無效

• 申請號: 200980121422.1
• 申請日: 2009-02-23
• 公開（公告）號: CN102057442A
• 公開（公告）日: 2011-05-11
• 發明（設計）人: W·C·莫耶;J·W·斯考特
• 申請（專利權）人: 飛思卡爾半導體公司
• 主分類號: G11C29/42
• 分類號: G11C29/42;G06F11/14;G11C7/00
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 秦晨

技術領域

本公開一般涉及數字處理系統，更具體而言涉及使用ECC的寫操作。

背景技術

一般使用糾錯碼(ECC)和奇偶校驗來提供用于存儲器的檢錯和/或糾錯。通常，ECC與使用奇偶校驗相比以降低的性能支持更高水平的檢錯。此外，特定存儲器的某些用戶相比于其它用戶而言更加著重于檢錯，并且愿意犧牲某些性能來獲得一定水平的安全驗證。其它用戶相對于檢錯不那么嚴格，因此不愿意為附加檢錯能力犧牲性能。此外，不同的檢錯和/或糾錯方案以不同的方式影響處理器指令流水線內的執行時序。

附圖說明

本發明由附圖以示例的方式示出且不受附圖的限制，在附圖中相同的附圖標記指示類似的元件。附圖中的元素是為了簡單明了而進行圖示且不一定按比例繪制。

圖1以方框圖的形式圖示依照本發明的一個實施例的數據處理系統。

圖2以方框圖的形式圖示依照本發明的一個實施例的可在圖1的數據處理系統內使用的存儲器31的一部分；

圖3以方框圖的形式圖示依照本發明的一個實施例的可在圖1的數據處理系統內使用的存儲器32的一部分；

圖4以方框圖的形式圖示依照本發明的一個實施例的具有后寫入緩沖器且可在圖1的數據處理系統內使用的存儲器33的一部分。

圖5以方框圖的形式圖示依照本發明的一個實施例的圖4的后寫入緩沖器；

圖6圖示依照本發明的一個實施例的圖1的數據處理系統的流水線階段的表格；

圖7～17圖示依照本發明的各種實施例的流水線和執行時序的各種不同示例的時序圖；以及

圖18圖示依照本發明的一個實施例的圖1的數據處理系統的單周期執行單元。

具體實施方式

在一個實施例中，存儲器能夠在或者奇偶校驗或者ECC模式下操作。在一個實施例中，在ECC模式下，用多個地址來執行部分寫入(即向少于存儲器中的所有區塊(bank)寫入)，包括讀訪問和寫訪問(用于執行讀-修改-寫)兩者。并且，依照一個實施例，對于ECC模式下的部分寫而言，只有未被以所述部分寫入來寫入的那些區塊被讀取以用于讀-修改-寫操作的讀訪問部分。雖然在本實施例中，不能保證校驗位的正確性和癥狀位(syndrome?bit)的生成是正確的，但可能存在這可被允許、可管理、乃至期望的情況。然而，在一個實施例中，可以用一次訪問、即單次訪問來執行ECC模式下的全寫入(即向存儲器中的所有區塊寫入)。也就是說，能夠在不需要寫訪問之前的讀訪問的情況下用單次寫訪問來執行全寫入(即，在不需要讀-修改-寫操作的情況下)。以這種方式，存儲器當處于ECC模式時可以比先前可獲得的那些更高效地操作。

并且，在一個實施例中，由于存儲器在ECC模式下或非ECC模式下操作的能力，當在ECC模式對比非ECC模式下操作時，還可以以不同的方式來配置處理器流水線。例如，在ECC模式下，可以將單周期指令的執行從處理器流水線的一個執行階段移動至處理器流水線的另一階段，或者可以將用于存儲指令的寫數據的發送從一個執行階段移動到另一個。

如本文所使用的，使用術語“總線”來提及多種信號或導線，其可以用來傳輸一個或多個各種類型的信息，諸如數據、地址、控制、或狀態。可以根據是單個導線、多個導線、單向導線、或雙向導線來圖示或描述本文所討論的導線。然而，不同的實施例可以改變導線的實現。例如，可以使用單獨的單向導線而不是雙向導線，反之亦然。并且，可以用串行地或以時間復用方式來傳輸多個信號的單個導線來代替多個導線。類似地，可以將載送多個信號的單個導線分離成載送這些信號的子集的各種不同導線。因此，存在許多用于傳輸信號的選擇。

當提及信號、狀態位、或類似裝置分別到其邏輯真或邏輯假狀態的表現時，在本文中使用術語“確證(assert)”或“設定”和“取消”(或“取消確證(deassert)””或“清零(clear)”)。如果邏輯真狀態是邏輯電平一，則邏輯假狀態是邏輯電平零。并且，如果邏輯真狀態是邏輯電平零，則邏輯假狀態是邏輯電平一。